基于ZEDBoard构建图像处理通路（Block Ram版本）

注：本博文的工程文件位于：

对于集FPGA和ARM于一体的Zynq系列平台来说，图像处理是Zynq平台主要的应用方向之一。图像采集部分是图像处理系统的重要组成部分，它通过图像传感器将外部的图像信息采集进来，转换为数字信号存储到系统的帧存储器中。目前在工业图像采集领域，人们常用的两种图像传感器为CCD与CMOS图像传感器。CCD一般输出带制式的模拟信号，需要经过视频解码器得到数字信号才能传入控制器中，而CMOS图像传感器直接输出数字信号，可以直接与控制器进行连接。随着集成电路设计技术和工艺水平的提高，CMOS图像传感器像素单元的数量和采集速度都不断增大。由于CMOS器件的高速性，近年来，越来越多的高速图像采集系统采用CMOS图像传感器作为图像采集器件。

常用CMOS传感器品牌以及选择：

Sony: 日产CMOS，高灵敏度和低噪声，偏重于摄影拍照，但开发的参考资料比较少；
Aptina：CMOS系统按拍照架构设计，开发流程较为繁琐，且价格偏高，成像品质性价比略高；
OmniVision：CMOS系统架构最适合图像采集，开发资料较充足，各系列间兼容性好。

数字图像采集平台架构如图所示。系统通过CMOS传感器OV7725将图像高速采集进Zedboard并存储到BRAM，然后通过VGA控制模块将图像显示出来。

我们要在Vivado中实现以下功能：
l 驱动CMOS图像传感器OV7725，实现图像采集；
l 将图像存放到Block Ram中；
l 图像的VGA显示；

该实例将会涉及CMOS传感器的接口及驱动、CMOS图像传感器的寄存器参数配置、BRAM存放策略等方面。

1.OV7725的引脚以及驱动
OV7725的引脚很多，但本系统中用到的OV7725模块只包含以下一些引脚：
D0~D9： CMOS输出的10位数据口.本实例只用到D2~D9。
RESET： CMOS输入信号，复位引脚，低电平有效。本实例将其置空
PWDN： CMOS输入信号，休眠模式选择，0为正常模式，1为休眠模式。本实例将其置空
PCLK： CMOS输出的像素时钟
XCLK： CMOS输入的时钟信号，本实例采用25MHz。
HREF： CMOS输出的行同步信号
VSYNC： CMOS输出的帧同步信号
SIOC： CMOS寄存器的IIC时钟输入
SIOD： CMOS寄存器的IIC数据输入/输出

因为用到的引脚数量并不多，因此我们选择用Zedboard上JA，JB两组Pmod接口与OV7725模块相连。OV7725的驱动包含两个操作：1.配置寄存器 2.根据传入的时序信号（PCLK，HREF，VSYNC），对传入数据进行拼接，组合成RGB像素。

n 配置寄存器

OV7725的正常工作需要寄存器的正确配置。寄存器的配置遵从IIC协议，在PL提供的IIC时钟驱使下，向不同功能的寄存器地址写入数据。本实例构建了一个IIC的主模块，寄存器配置指令只需要两条即可：
0x1100;//11为CLKRC寄存器，设置为00值，采用内部时钟
0x1206;//分辨率设置为VGA 640x480，像素输出格式设置为RGB565

n 拼接数据得到像素RGB565

OV7725像素格式为RGB565时，时序图如下：

当帧同步信号VSYNC出现有效边沿之后，在HREF为高电平时，第一个PCLK上升沿读取第一个byte（D7~D0）。此时要注意，这个byte并不代表第一个像素，而是第一个像素的R[4:0]以及G[5:3],第二个PCLK上升沿读取的byte则是第一个像素的G[2:0]以及B[4:0]。当第二个PCLK上升沿到来时，将这两个byte组合成一个完整的像素，就得到了第一个像素。以此类推，采集一行数据（640x2个数据），就得到640个像素值。当采集完480行的时候，就完成了一帧数据的采集。

由OV7725的VGA时序可知，每一行有效时间为640x2个pclk，无效时间为144x2个pclk，每一行花费时间为784x2个PCLK时钟；而每一帧总行数是510（有效行数是480）；因此采集一帧数据的时间是784*510x2个pclk的时间。

2.帧缓存(FrameBuffer)的实现

为了方便进行显示，以及后续的图像处理，需要存储采集的图像。在vavado的IP catalog界面，在search 栏输入block mem,下方ip列表会显示出block memorygenerator,如图所示：