FPGA开发之算法开发System Generator

现在的FPGA 算法的实现有下面几种方法：
1. Verilog/VHDL 语言的开发 ;
2. system Generator;
3. ImpulsC 编译器实现从 C代码到 HDL 语言；
4. Vivado HLS。

本文主要讲述第二种方法的配置方法。

system Generator
System generator 可以和 ISE or Vivado 进行无缝连接。但是需要有个版本的对应关系：

System generator 安装之后会在Simulin模块库中添加一些Xilinx FPGA专用的模块库，包括Basic Element，Communication，Control Logic，DataTypes，DSP，Math，Memory，Shared Momory，Tool等模块库，只有使用这里的模块才能进行FPGA算法的仿真以及进行综合等等。使用这些模块就可以简单的选一些模块，连一些线就能自动生成你需要的HDL代码，将开发人员从底层枯燥的代码编写中解脱出来，将更多的精力放在算法上，非常完美的体现了工具为人服务的理念。 ISE14.7 ，Vavido HLS 已经能够使用C和C++生成HDL代码，那个主要是针对Xilinx公司7系列的FPGA，有兴趣的同学可以尝试。另外 Matlab2013a 将HDL coder作为一个独立的工具添加进来，已经能够支持Xilinx公司的FPGA。

一、System Generator快速入门

(一)．Xilinx Blockset库的基本介绍

System Generator和Simulink是无缝链接的，可以在MATLAB标准工具栏中直接启动，如图1-1所示。这些模块都根据其功能划分为不同的库，为了易于使用，又在某些库中添加了部分有广泛应用的模块，所有的模块都按字母顺序排列在Xilinx Index库中。读者需要注意的是：在Simulink环境中，只有通过Xilinx模块搭建的系统才能保证硬件可实现，其地位类似于HDL语言中的可综合语句。

FPGA开发之算法开发System Generator

图1-1 Xilinx DSP模块集 (Xilinx Blockset)

从设计流程中可以看出，熟悉Xilinx DSP基本模块库是设计流程中的关键环节，只有掌握了基本模块的特性和功能，才能更好地实现算法。由Xilinx模块库和System Generator一起，可生成Xilinx可编程器件的最优逻辑，这属于最低层的设计模块，地位等效于IP Core，共有90多个。Xilinx模块库简要说明如表1-1所列。

表1-1 System Generator库的简要说明