时钟发生器的作用与时钟发生器的基本构造

时钟分配器是将输入时钟脉冲经过一定的分频后分别送到各路输出的逻辑电路。其组成原理框图由一个模M的计数器及相应的译码电路构成，也可以由环形计数器构成。

时钟发生器的基本构造

锁相环（Phase Locked Loop ，PLL）是时钟发生器的核心技术，现代的时钟发生器只需由石英晶体提供一个基准频率，并利用一个以上的PLL，搭配不同比例的除频电路，来产生各种频率的时钟输出，取代传统系统中的多个石英晶体。

其中PLL的部分具有两个输入端，分别为参考频率（Fref）与反馈频率（Fvco），与一个输出端（Fout）。三者之间关系可以公式表示如下。

Fout=（Fref·P）/（Q·N）

PLL 基本上为一个负反馈系统，在回路中利用反馈信号，将输出端的信号频率及相位，锁定在输入端参考信号的频率及相位上。相位频率检波器（Phase Frequency Detector，PFD）比较基准参考频率（Fref）及反馈频率（Fvco）两者之间的相位关系与频率的差异，并检知出两者相位的相位差及频率的高低差，以影响电压控制振荡器（Voltage Controlled Oscillator，VCO）的频率输出。当Fref/Q超前Fvco/P时，UP高电位输出使Fout频率加快；相反的当Fref/Q落后Fvco /P时，DN高电位输出使Fout频率减慢，最后可达到如公式所表示的稳定输出状态，因此只需调整PLL外部除频电路的P、Q、R值之间的比例，就可得到需要的输出频率。

时钟发生器的作用

一、在主板启动时提供初始化时钟信号，让主板能够启动；

二、在主板正常运行时即时提供各种总线需要的时钟信号，以协调内存芯片的时钟频率。如果时钟发生器芯片或晶振坏了，系统可能不能启动，也可能不能正常运行。后者具体表现为突然莫名其妙地死机，有时运行正常有时又不正常等。如果怀疑是主板的时钟发生器有问题，最好送到专业维修店维修。

时钟发生器（clock generator）的电子组件，不断产生稳定间隔的电压脉冲，产品中所有的组件将随着这个时钟来同步进行运算动作。简单的说，数字产品必须要有时钟的控制，才能精确地处理数字信号，就好比生物的心跳一样。若时钟不稳定，轻则造成数字信号传送上的失误，重则导致数字设备无法正常运作。

时钟发生器的技术朝向高频化发展，以满足PC市场的需求，采用非挥发型硅氧化氮氧化硅（SONOS， SILICON oxide nitride oxide SILICON）技术，可制作出高效能的200MHz时钟组件，并可透过桌上型平台的编译程序直接进行编程。透过此编译工具的协助，系统设计人员甚至不需熟悉PLL技术，即可完成输入与输出时钟的设定，缩短产品上市前的设计时间。
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