“let”和define一样,也是可以带有参数的。
module abc; logic clk, x, y, j; logic [7:0] r1; let lxor (p, q=1’b0) = p^q; always @ (posedge clk) begin for (i = 0; i <= 256; i++) begin r1 = lxor( i ); //After expanding the ‘let’ instance, //this will be r1 = i ^ 1’b0; end end endmodule
在上面的例子中,“let”中包含2个参数“p”和“q”。
lxor(i)将i传递给“p”,"q"还是默认值1‘b0。
所以
r1 = lxor( i );
等价
r1 = i ^ 1’b0;
审核编辑:刘清
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原文标题:SystemVerilog中带参数的“let”
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