Cadence顾鑫与母校师生共话集成电路行业未来

2026 年 4 月 6 日，在上海交通大学建校 130 周年校友返校日之际，由上海交通大学集成电路学院（信息与电子工程学院）校友会与上海交大集成电路行业校友会联合主办的“XIN 创未来 共谱华章——新一代信息技术下的产业协同和职业发展”行业论坛在思源湖畔顺利举行。

作为上海交通大学 1996 届本科校友，Cadence 全球研发副总裁、三维集成电路设计与分析事业部总经理顾鑫受邀出席论坛，与校地领导、校友代表及在校师生齐聚一堂，共同为母校百卅华诞送上祝福。

在论坛分享环节，顾鑫结合自身长期深耕 EDA 与集成电路设计领域的实践经验，分享了对行业发展的观察与思考，并带来了 Cadence 革新性的新范式“AI for Design，Design for AI”。当 AI 反向赋能芯片设计，两者构筑的飞轮正在重构整个芯片设计的底层逻辑。

过去十年，半导体行业的重心在于如何“为 AI 应用设计芯片”（Design for AI），试图通过架构创新来喂饱算力饥渴。

顾鑫提到，随着先进制程逼近 3nm 甚至 2nm 的物理极限，传统的 EDA 设计流程已遭遇“三重墙”的严峻阻碍：

（1）复杂度墙：晶体管数量突破千亿量级，设计空间呈几何倍数爆炸。以苹果最新的 M3 芯片为例，其集成的 920 亿个晶体管已超出人类大脑的处理极限，传统人工设计只能触达局部最优，无法寻得全局最优解。

（2）验证墙：验证工作量占据了 70% 以上的设计周期，且覆盖率依然存在盲点。过去，一颗复杂 AI 芯片的验证需耗时半年，编写数十万行测试用例并进行无数次仿真，即便如此仍可能在流片后暴露出导致上亿元损失的致命 Bug。

（3）设计余量墙：为了规避制造波动，工程师不得不留出 10% 甚至 15% 的过大设计余量（Design Margin），导致芯片本可达到满分的性能，为了安全裕度被压制和浪费。

而 AI 的介入，正在击碎这三重墙。顾鑫分享了 Cadence 最新的 ChipStack AI Super Agent，即全球首个端到端的 AI 设计超级代理。它能从高层设计需求出发，自动完成代码编写、测试平台生成、回归测试统筹、系统集成甚至 Debug 修复。

顾鑫指出，EDA 行业的历次生产力革命通常带来 10 倍的效率跃升，而 AI 正在开启的第五时代，将是 10 倍乃至 100 倍的生产力提升。

“AI for Design 不是简单的技术迭代，而是一场范式转移。”顾鑫表示，在 AI 驱动下，一两年内就可以看到全自动零人工干预的芯片设计商业项目落地。

从交大校友到产业实践者，顾鑫回到交大的分享，将Cadence 在“AI for Design，Design for AI”的产业实践带入上海交通大学的前沿科研环境，体现了校友对“饮水思源，爱国荣校”的回应，也体现了 Cadence 对高校生态及产学研协同的高度重视。

面向未来，Cadence 期待与更多产业伙伴和青年工程师进行深度对话，在技术演进与人才成长的相互促进中，共同探索半导体产业长期发展的可能路径。