AD1934：高性能8通道DAC的技术解析与应用指南

一、引言

在音频设备不断追求高音质和多功能的今天，数模转换器（DAC）的性能显得尤为重要。Analog Devices的AD1934作为一款高性能的8通道DAC，凭借其丰富的特性和广泛的应用场景，在音频领域占据了一席之地。本文将深入剖析AD1934的技术特点、工作原理以及应用电路，为电子工程师在设计音频系统时提供全面的参考。

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二、AD1934概述

2.1 产品特性

AD1934具有诸多令人瞩目的特性，使其在音频处理中表现出色。它支持PLL生成或直接使用主时钟，采用低EMI设计，有效减少电磁干扰。拥有108 dB的DAC动态范围和SNR，以及 -94 dB的THD + N，能够提供高品质的音频输出。单3.3 V电源供电，降低了功耗，同时对5 V逻辑输入具有耐受性。支持24位和8 kHz至192 kHz的采样率，满足不同音频应用的需求。具备单端DAC输出、对数音量控制和自动斜坡功能，以及SPI可控和软件可控的无咔嗒静音和软件掉电功能。此外，它还支持右对齐、左对齐、I2S和TDM模式，以及主从模式，最多可实现16通道的输入输出。采用48引脚的LQFP封装，并且适用于汽车应用。

2.2 应用场景

AD1934的应用场景广泛，涵盖了汽车音频系统、家庭影院系统、机顶盒和数字音频效果处理器等领域。在汽车音频系统中，其高性能和低EMI设计能够满足车内复杂的电磁环境要求；在家庭影院系统中，能够提供高品质的音频输出，提升观影体验；在机顶盒和数字音频效果处理器中，可实现音频的高质量转换和处理。

三、技术规格详解

3.1 测试条件

在测试AD1934时，所有通道的性能相同，但不包括通道间增益失配和通道间相位偏差规格。测试时的电源电压（AVDD、DVDD）为3.3 V，温度范围在 -40°C至 +125°C（外壳温度），主时钟根据不同模式有所不同，输入采样率为48 kHz，测量带宽为20 Hz至20 kHz，字宽为24位，数字输出的负载电容为20 pF，负载电流为 ±1 mA或1.5 kΩ至 ½ DVDD电源，输入电压高电平为2.0 V，低电平为0.8 V。

3.2 模拟性能规格

在25°C（环境温度）下，AD1934的数字到模拟转换器具有出色的性能。动态范围方面，在20 Hz至20 kHz、 -60 dB输入的条件下，无滤波器（RMS）为98 - 104 dB，带A加权滤波器（RMS）为100 - 106 dB，带A加权滤波器（平均）为108 dB。总谐波失真 + 噪声在0 dBFS时，单端版本双声道运行时为 -92 dB，八声道运行时为 -86至 -75 dB。满量程输出电压为0.88（2.48）V rms（V p-p），增益误差为 -10%至 +10%，通道间增益失配为 -0.2至 +0.2 dB，偏移误差为 -16至 +16 mV，增益漂移为 -30至 +30 ppm/°C，通道间隔离度为100 dB，通道间相位偏差为0至0.375度，音量控制步长为0.375 dB，音量控制范围为95 dB，去加重增益误差为 ±0.6 dB，每个引脚的输出电阻为100 Ω。内部参考电压FILTR引脚为1.50 V，外部参考电压FILTR引脚为1.32 - 1.68 V，共模参考输出CM引脚为1.50 V。

3.3 晶体振荡器规格

晶体振荡器的跨导典型值为3.5 mmhos。

3.4 数字输入/输出规格

在 -40°C < Tc < 125°C，DVDD = 3.3 V ± 10%的条件下，输入电压高电平（VH）一般为2.0 V，MCLKI引脚为2.2 V，输入电压低电平（Vt）为0.8 V，输入泄漏电流在VH = 2.4 V时最大为10 μA，V = 0.8 V时最大为10 μA。高电平输出电压（VoH）在loH = 1 mA时为DVDD - 0.60 V，低电平输出电压（VoL）在lot = 1 mA时最大为0.4 V，输入电容最大为5 pF。

3.5 电源规格

电源电压DVDD和AVDD均为3.0 - 3.6 V。数字电流在正常运行时，MCLK = 256 fS，fS = 48 kHz时为56 mA，fS = 96 kHz时为65 mA，fS = 192 kHz时为95 mA，掉电时为2.0 mA；模拟电流正常运行时为74 mA，掉电时为23 mA。功耗方面，在MCLK = 256 fS、48 kHz的运行条件下，所有电源为429 mW，数字电源为185 mW，掉电时所有电源为83 mW，模拟电源为244 mW。电源抑制比在模拟电源引脚处，1 kHz、200 mV p-p信号时为50 dB，20 kHz、200 mV p-p信号时为50 dB。

3.6 数字滤波器规格

AD1934的DAC插值滤波器在不同采样率模式下具有不同的性能。在48 kHz模式下，通带典型值为0.4535 fS（22 kHz），通带纹波为 ±0.01 dB，过渡带为0.5 fS（24 kHz），阻带为0.5465 fS（26 kHz），阻带衰减为70 dB，群延迟为25/fS（521 μs）；在96 kHz模式下，通带典型值为0.3646 fS（35 kHz），通带纹波为 ±0.05 dB，过渡带为0.5 fS（48 kHz），阻带为0.6354 fS（61 kHz），阻带衰减为70 dB，群延迟为11/fS（115 μs）；在192 kHz模式下，通带典型值为0.3646 fS（70 kHz），通带纹波为 ±0.1 dB，过渡带为0.5 fS（96 kHz），阻带为0.6354 fS（122 kHz），阻带衰减为70 dB，群延迟为8/fS（42 μs）。

3.7 时序规格

在 -40°C < Tc < 125°C，DVDD = 3.3 V ± 10%的条件下，输入主时钟（MCLK）和复位的相关参数有一定要求。MCLK占空比在DAC时钟源为PLL时钟（256 fS、384 fS、512 fS、768 fS）或直接MCLK（512 fS，旁路片上PLL）时为40 - 60%，MCLK频率在PLL模式（256 fS参考）下为6.9 - 13.8 MHz，直接512 fS模式下为27.6 MHz，RST低电平时间为15 ns，RST恢复时间为4096 tMCLK。PLL的锁定时间在MCLK和LRCLK输入时为10 ms，256 fS VCO时钟输出占空比为40 - 60%。SPI端口的相关时序参数也有明确规定，如CCLK高电平时间为35 ns，低电平时间为35 ns，频率为10 MHz等。DAC串行端口、AUXTDM串行端口和辅助接口的时序参数也都有相应的要求。

3.8 绝对最大额定值

AD1934的绝对最大额定值包括：模拟电源（AVDD）为 -0.3 V至 +3.6 V，数字电源（DVDD）为 -0.3 V至 +3.6 V，输入电流（除电源引脚外）为 ±20 mA，模拟输入电压（信号引脚）为 -0.3 V至AVDD + 0.3 V，数字输入电压（信号引脚）为 -0.3 V至DVDD + 0.3 V，工作温度范围（外壳）为 -40°C至 +125°C，存储温度范围为 -65°C至 +150°C。超过这些额定值可能会对设备造成永久性损坏。

3.9 热阻

对于48引脚的LQFP封装，热阻θJA为50.1°C/W，θJC为17°C/W。

3.10 ESD注意事项

AD1934是静电放电（ESD）敏感设备，尽管具有专利或专有保护电路，但高能量ESD仍可能损坏设备。因此，在操作时应采取适当的ESD预防措施，以避免性能下降或功能丧失。

四、引脚配置与功能描述

AD1934的引脚配置包括模拟地（AGND）、主时钟输入/晶体振荡器输入（MCLKI/XI）、主时钟输出/晶体振荡器输出（MCLKO/XO）、模拟电源（AVDD）、数字地（DGND）、数字电源（DVDD）等。每个引脚都有其特定的功能，如DAC输出引脚（OL1 - OL4、OR1 - OR4）用于输出模拟音频信号，控制数据输入（CIN/ADRO）和输出（COUT/SDA）用于SPI控制等。

五、工作原理

5.1 数模转换器（DACs）

AD1934的DAC通道采用单端、四个立体声对的形式，提供八个模拟输出，减少了外部组件。DAC包含片上数字重建滤波器，具有70 dB的阻带衰减和线性相位响应，在48 kHz或96 kHz模式下过采样率为4，在192 kHz模式下过采样率为2。每个通道都有独立可编程的衰减器，可在255步内以0.375 dB的增量进行调节。数字输入通过四个串行数据输入引脚和一个公共帧（DLRCLK）和位（DBCLK）时钟提供。每个输出引脚的标称共模直流电平为1.5 V，对于0 dBFS数字输入信号，摆动幅度为 ±1.27 V。建议使用单个运算放大器、三阶外部低通滤波器来去除输出引脚上的高频噪声。

5.2 时钟信号

片上锁相环（PLL）可以从LRCLK引脚或MCLKI引脚参考输入采样率，默认上电时为256 × fS（从MCLKI引脚）。在不同采样率模式下，主时钟频率和实际乘法率会有所变化。内部DAC时钟根据模式不同而变化，默认情况下，片上PLL从外部时钟生成内部主时钟，也可以选择直接使用512 × fS（参考48 kHz模式）的主时钟。PLL可以在PLL和时钟控制0寄存器中进行掉电操作，为确保可靠锁定，在更改PLL模式或参考时钟不稳定时，可以先掉电再上电。内部MCLK可以在PLL和时钟控制0寄存器中禁用，以减少AD1934空闲时的功耗。为保持最佳性能，建议内部主时钟信号的时钟抖动限制在小于300 ps rms时间间隔误差（TIE），如果不使用内部PLL，建议使用独立的晶体振荡器生成主时钟，并且避免时钟信号通过FPGA、CPLD或其他大型数字芯片。

5.3 复位和掉电

复位操作将所有控制寄存器设置为默认值，但不会关闭模拟输出以避免爆音。复位解除后，PLL锁定后，AD1934内部会运行初始化程序，持续约256个MCLK。PLL和时钟控制0以及DAC控制1寄存器中的掉电位可以对相应部分进行掉电操作，所有其他寄存器设置将保留。为保证正确启动，复位引脚应通过外部电阻拉低。

5.4 串行控制端口

AD1934具有SPI控制端口，可对ADC、DAC和时钟系统的内部控制寄存器进行编程和读取。还提供独立模式，在复位时通过将CIN、CCLK和CLATCH接地进行配置。在独立模式下，所有寄存器设置为默认值，除了内部MCLK使能设置为1。ADC ABCLK和ALRCLK时钟端口通过将COUT引脚连接到DVDD或地来设置为主/从模式。独立模式仅支持I2S数据格式和256 fS MCLK速率的立体声模式。SPI控制端口是一个4线串行控制端口，格式类似于摩托罗拉SPI格式，但输入数据字宽为24位。

5.5 电源和电压参考

AD1934设计用于3.3 V电源，模拟和数字部分分别提供独立的电源引脚。这些引脚应尽可能靠近芯片，使用100 nF陶瓷芯片电容进行旁路，同时在同一PCB板上还应提供至少22 μF的大容量铝电解电容。对于关键应用，建议使用独立的模拟和数字电源，若无法实现，可通过铁氧体磁珠隔离模拟和数字电源。所有数字输入与TTL和CMOS电平兼容，所有输出由3.3 V DVDD电源驱动，与TTL和3.3 V CMOS电平兼容。DAC内部电压参考（VREF）通过FILTR引脚引出，应尽可能靠近芯片，使用10 μF和100 nF的并联组合进行旁路，外部电流应限制在小于50 μA。内部参考可以在PLL和时钟控制1寄存器中禁用，FILTR可以由外部源驱动。CM引脚是内部共模参考，应使用47 μF和100 nF的并联组合进行旁路，输出电流应限制在小于0.5 mA源和2 mA沉。

5.6 串行数据端口 - 数据格式

八个DAC通道在串行数据端口使用公共串行位时钟（DBCLK）和公共左右帧时钟（DLRCLK），时钟信号与采样率同步。DAC串行数据模式默认是I2S，也可以编程为左对齐、右对齐和TDM模式。字宽默认是24位，也可以编程为16或20位。DAC串行格式可根据DAC控制0寄存器进行编程，DBCLK和DLRCLK的极性可根据DAC控制1寄存器进行编程。辅助TDM端口为需要超过八个DAC通道的应用提供，其格式和串行时钟极性可根据辅助TDM端口控制0寄存器和控制1寄存器进行编程。默认情况下，辅助TDM和DAC串行端口都处于从模式。

5.7 时分复用（TDM）模式

AD1934的串行端口具有多种TDM串行数据模式，常见的配置是将八个片上DAC数据槽打包到一个TDM流中，此时DBCLK为256 fS。I/O引脚的功能根据所选的串行模式定义。还可以通过辅助串行数据端口轻松配置具有超过八个DAC通道的系统，DAC TDM - AUX模式下，AUX通道是16通道TDM数据流的最后四个槽。需要注意的是，由于AUXTDMBCLK频率较高，16通道辅助TDM模式仅在48 kHz/44.1 kHz/32 kHz采样率下可用。

5.8 菊花链模式

AD1934支持菊花链配置，可将系统扩展到16个DAC。在这种模式下，DBCLK频率为512 fS，DAC TDM数据流的前八个槽属于链中的第一个AD1934，后八个槽属于第二个AD1934。为了在96 kHz采样率下容纳16个通道，可以将AD1934配置为双线路DAC TDM模式，这种模式允许较慢的DBCLK。双线路DAC TDM模式也可用于将192 kHz采样率的数据发送到AD1934。

六、控制寄存器

6.1 定义

AD1934的全局地址为0x04，由于R / W位左移1位。所有寄存器复位为0，除了DAC音量寄存器设置为满音量。

6.2 PLL和时钟控制寄存器

PLL和时钟控制0寄存器用于控制PLL的电源状态、MCLK引脚功能、MCLKO引脚输出、内部MCLK使能等。PLL和时钟控制1寄存器用于选择DAC时钟源、时钟源、片上电压参考状态和PLL锁定指示。

6.3 DAC控制寄存器

DAC控制0寄存器用于控制DAC的电源状态、采样率、SDATA延迟和串行格式。DAC控制1寄存器用于控制BCLK活动边缘、每帧BCLK数、LRCLK极性、LRCLK主/从模式、BCLK主/从模式、BCLK源和BCLK极性。DAC控制2寄存器用于控制主静音、去加重、字宽和DAC输出极性。DAC个别通道静音寄存器用于单独控制每个通道的静音状态，DAC音量控制寄存器用于控制DAC的音量。

6.4 辅助TDM端口控制寄存器

辅助TDM控制0寄存器用于控制辅助TDM端口的字宽、SDATA延迟、串行格式和BCLK活动边缘。辅助TDM控制1寄存器用于控制LRCLK格式、BCLK极性、