技术资讯 I 系统级封装（SiP）的关键器件

定制 ASIC 设计已不再仅仅是半导体制造商和专业设计公司的专属领域。如今，一些科技巨头——其中不乏从未涉足硬件领域的企业——正在组建自己的半导体设计团队，将芯片设计业务纳入内部体系。随后，他们与代工厂签订合同，委托代工厂制造系统级封装（System-in-Package，SiP），将这些专有器件仅用于其相关产品。

这一趋势不仅为企业研发创新型 SiP提供了契机，也让OSAT 和专业基板设计公司能够为这些产品提供封装服务。通过合作，这些企业可以将其 IP 和物理设计集成到高质量的 SiP 中。无论贵公司是从事 IP 开发，还是提供器件设计服务，均可参考以下清单，其中列出了当今先进 SiP 所需的主要器件和外设。

设计系统级封装架构

实际上，SiP 架构的设计方法取决于其所要实现的功能。如今的 SiP 大多是集成了部分内置外设的专用处理器，其目标是缩小系统整体体积并减少 BOM（Bill of Material，物料清单） 数量。由于其他供应商无法提供符合需求的器件，这类 SiP 通常用于特定场景或用途。

总体而言，采用定制 SiP 或等效 SoC 可为设计团队带来以下优势：

将多颗芯片整合为单颗芯片

实现特定功能的异构集成

更易于控制封装性能，如电源分配

所开发的架构可作为专有设计

系统架构

SoC/SiP 系统架构需要一些重要器件来实现基本处理功能并与外设进行信息传递。

典型框图如下所示。在传统的 SoC 中，所有这些器件通常都集成在同一芯片上。而在 SiP 方案中，部分模块可作为外部芯片或外设存在。其中，传感器接口、模拟前端、射频前端和定制逻辑模块通常作为外设放置在各自的裸片上，而主处理器模块及少量内存则与 CPU 放置在同一裸片上。

典型系统架构（WikiChip）

该架构还可扩展至多核处理器，其流量由封装内的交换器和路由器管理。对于多核处理器而言，这些额外功能将在裸片内实现，未必会增加封装的复杂程度。随着外设数量的增加，封装变得更加复杂，此时可能需要采用 2D、2.5D 或 3D 封装方案。

封装类型

随着当今更先进的 ASIC 与处理器异构集成，设计人员需选择与器件最适配的封装类型。考虑到基板制造商提供的封装类型和制造能力，部分封装类型可能无法供应。此外，一些 3D 堆叠封装需要代工厂提供技术支持，才能成功完成器件制造并证明封装的可靠性。

截至 2023 年，中国、日本和中国台湾地区之外的封装制造能力正在逐步增强。尽管并非所有 3D 堆叠封装方案均可实现，但 2D 或 2.5D 封装通常是最易实现的选择，如基于中介层或直接在基板上封装。如果需要更高的集成度，例如在具有大量堆叠内存的应用处理器中，则需要采用 3D 堆叠封装。

2019 年异构集成路线图中的 2D/2.5D 封装架构选项（IEEE EPS）

2D 和 2.5D 封装方式的实现难度通常较低，尤其是在无需中介层的情况下。封装基板中的布线与 HDI PCB 设计非常相似，再分布层与内部通道从半导体一直延伸到封装底部的焊球阵列。若采用中介层，则需要在制造和设计中增加一个独立步骤才能完成封装，这会增加设计的复杂度和器件的总体成本。

芯粒集成

若无法连通封装中的芯粒，上述 ASIC 或独特处理器设计方法将难以实现。芯粒市场正在逐步发展，这为更多设计团队带来了机会，使其能够将独特功能集成至器件封装。

目前，芯粒并未作为商用器件通过经销商在公开市场上销售。尽管市场上有部分裸片在售，如射频器件，但此类情况实属少数，并非行业常态。通常情况下，集成需要通过代工厂开发或生产定制芯粒，或从供应商处获取 IP 授权。一旦获取相关数据，便可直接设计封装，将来自芯粒的信号引出至球栅阵列，随后接入 PCB。

在打造需要定制 ASIC 的设备时，企业需要一套支持高级封装的设计工具。Cadence Allegro X Advanced Package Designer 为 PCB 和复杂封装的设计和实现提供了完整、可扩展的技术：规则驱动的行业标准技术实现了从单芯片到复杂系统的系统规划、基于先进封测厂（OSAT）和晶圆代工厂（Foundry）的封装设计，可轻松满足各类应用场景和复杂程度。