CPO量产再加速，高塔半导体推新型CPO代工平台

电子发烧友网综合报道 CPO量产继续加速，最近Tower Semiconductor 高塔半导体宣布，将其成熟的 300mm 晶圆键合技术拓展至硅光子（SiPho）与硅锗双极互补金属氧化物半导体（SiGe BiCMOS）工艺领域，正式推出支持光电共封装（CPO）的新型代工技术。

这项技术依托多年堆叠式背照式（BSI）图像传感器量产经验，实现异构 3D-IC 集成，并获得 Cadence 设计工具全方位支持，将为数据中心等领域的高性能紧凑系统需求提供核心解决方案。

Tower 的新型 CPO 技术核心，是将原本用于堆叠 BSI 图像传感器的 300mm 晶圆键合技术进行跨领域升级，其关键突破体现在三方面：

l实现 SiPho（光子集成电路 PIC）与 SiGe（电子集成电路 EIC）的晶圆级堆叠，打造全集成 3D-IC 产品，将不同工艺的专用功能整合为单一高密度芯片。
l突破图像传感领域局限，首次将多工艺设计套件（PDK）协同的晶圆级 3D 集成技术，应用于 CPO 等新兴场景，满足紧凑化、高性能的系统需求。
l保持高精度对准与高可靠性，依托 200mm 和 300mm 晶圆的大规模堆叠生产经验，确保异构集成的稳定性与量产可行性。

这项技术通过光电芯片直接堆叠，缩短信号传输路径，降低损耗与延迟，在更小尺寸内实现更高功能集成与数据处理能力；集成化设计减少外部组件与互连环节，既降低物料与组装成本，又能有效控制系统功耗。而更重要的是在量产可行性上，是基于成熟的堆叠传感器生产工艺，无需从零搭建技术体系，具备快速规模化落地的优势。

目前该工艺已经成功验证该晶圆键合工艺的精密对准与高可靠性。同时为降低客户设计门槛，高塔半导体与 Cadence深度合作，构建了完整的异构集成设计生态。基于 Cadence Virtuoso Studio 开发专属设计流程，支持多工艺技术的协同仿真与验证，实现单一环境下的全流程设计。兼容高塔半导体的 SiGe BiCMOS 与 SiPho 工艺设计套件，设计师可完成布局、连接检查、全芯片仿真等所有操作，大幅提升复杂芯片的首次流片成功率。目前该参考设计流程已正式向客户开放，为 CPO 产品快速研发提供技术支撑。

踏入2025年，CPO技术落地似乎开始进入加速阶段。

今年年初，台积电与博通在3nm工艺上的CPO关键技术微环调制器(MRM)调试成功，预计2025年初可以交付样品，并有望在下半年实现1.6Tbps光电器件的量产。微环调制器是一种基于微环谐振器（Micro-Ring Resonator, MRR）的光学调制设备，它利用了光在微小环形波导中的共振效应来实现对光信号的操控。这种技术能够有效提高发射器效率，提高数据传输速率。

而博通此前也展示了使用CPO技术的51.2T交换机系统，其中包含8个6.4T的FR4光引擎。单个光引擎中包含64通道的PIC与EIC芯片，driver/TIA采用CMOS工艺，单通道信号速率为100Gbps。这些系统采用了FOWLP封装方案以降低成本并提高良率，博通计划在2025年第二季度推出其首款CPO交换机。

英特尔在2024年的OFC大会上展示了其最新的光学计算互连OCI方案进展，OCI芯粒集成了硅光子集成电路，包括片上激光器和光放大器、与电子集成电路，支持高达4Tbps的双向数据传输速率，与第五代PCIe兼容。

目前英特尔的OCI芯粒支持每个方向上64个通道的32Gbps数据传输，传输距离可达100米（尽管由于飞行时间延迟，实际应用可能限制在几十米以内），使用八对光纤，每对携带八个密集波分复用（DWDM）波长。共封装解决方案的能效也非常高，每比特仅消耗5pJ，相比之下，可插拔光收发模块大约为15pJ/bit。

Marvell在2024OFC大会上也推出了其最新的6.4T 3D封装硅光引擎，包含32条电光混合通道，单通道的信号速率为200Gbps。单个通道还集成了驱动器、调制器、TIA、光电探测器、MUX和DEMUX，其中TIA和驱动器采用了3D封装集成技术。该光引擎支持从1.6T到6.4T以及更高带宽的应用。

而目前高塔半导体的CPO工艺推出，也意味着CPO的规模量产正在加速。