ADS5296A 产品核心信息总结-电子发烧友网

该ADS5296A是一款低功耗、12位、8通道模数转换器（ADC），采样率高达80 MSPS。但是，该器件也可以配置为通过交错来自两个ADC通道的数据，以2倍采样率运行的4通道ADC。在交错模式下，器件接受双频输入时钟。一对中的每个ADC在2x输入时钟的交替上升沿转换一个公共模拟输入信号。该器件可以配置为采样率高达200 MSPS的10位4通道ADC，也可以配置为采样率高达160 MSPS的12位4通道ADC。
*附件：ads5296a.pdf

交错对内每个ADC的数据通过一个LVDS对以串行格式输出，最大数据速率高达1 Gbps（100 MSPS时为10位）。禁用交错后，ADS5296A还可以作为采样率高达 100 MSPS 的 8 通道 10 位器件运行。

该设备包含系统中常用的几种数字功能。这些功能包括低频噪声抑制（LFNS）模式、数字滤波选项以及 LVDS 输出引脚和模拟输入通道的可编程映射。

对于低输入频率应用，LFNS模式能够抑制低频噪声，并将1MHz频段的信噪比提高约3 dB。数字滤波选项包括低通、高通和带通数字滤波器以及直流失调去除滤波器。

低功耗和在小封装中集成了多个通道，这使得该器件对高通道数数据采集系统具有吸引力。该器件采用紧凑的 9 mm × 9 mm QFN-64 封装。ADS5296A额定工作温度范围为–40°C至+85°C。

特性

可配置的作模式：
- 10位、200MSPS、4通道ADC
- 12位、160MSPS、4通道ADC
- 10位、100MSPS、8通道ADC
- 12位、80MSPS、8通道ADC
专为低功耗而设计：
- 80 MSPS
  （12位、8通道）时每通道65 mW
- 200 MSPS
  时每通道 150 mW（10 位、4 通道）
12 位，80 MSPS：
- 信噪比：70.3 dBFS
10 位，200 MSPS：
- 信噪比：61.3 dBFS
- 交错杂散：90 MHz时>60 dBc
串行LVDS单线接口：
- 10 倍串行化，每线数据速率高达 1000 Mbps
- 12 倍串行，每线数据速率高达 960 Mbps
数字处理块：
- 可编程 FIR 抽取滤波器和过采样，可最大限度地减少谐波干扰
- 可编程IIR高通滤波器，可最小化直流失调
- 可编程数字增益：0 dB至12 dB
低频噪声抑制模式
ADC输入通道和LVDS输出引脚之间的可编程映射
通道平均模式
各种LVDS测试模式，用于验证
FPGA或接收器的数据捕获
封装：9 毫米× 9 毫米 QFN-64

参数

方框图

ADS5296A 是一款低功耗、多通道模数转换器（ADC），支持分辨率与通道数灵活配置，集成数字处理功能与 LVDS 串行接口，专为超声成像、多通道数据采集等高速场景设计。

核心参数与性能

分辨率与工作模式 ：支持 4 种可配置模式 ——10 位 200 MSPS 4 通道、12 位 160 MSPS 4 通道、10 位 100 MSPS 8 通道、12 位 80 MSPS 8 通道，通过通道交织模式提升采样率。
动态性能 ：12 位模式下 SNR 达 70.3 dBFS（80 MSPS），10 位模式下 SNR 达 61.3 dBFS（200 MSPS）；SFDR 最高 86.6 dBc，THD 低至 - 85.4 dBc，90 MHz 输入时交织杂散 > 60 dBc。
输入特性 ：差分输入范围 2 VPP，模拟输入带宽 500 MHz，共模电压 0.95 V，支持单端（CMOS）或差分（LVPECL/LVDS）时钟输入。
功耗与工作条件 ：模拟电源（AVDD）与数字电源（LVDD）均为 1.7 V-1.9 V（典型 1.8 V）；每通道功耗 65 mW（12 位 80 MSPS）至 150 mW（10 位 200 MSPS），工作温度 - 40°C 至 + 85°C。

封装与引脚

采用 9 mm×9 mm 64 引脚 QFN（RGC）封装，含裸露热焊盘（电气连接数字地，需焊接至 PCB 接地平面以优化散热）。
关键引脚包括 8 组差分模拟输入（IN1_p/IN1_n 至 IN8_p/IN8_n）、差分时钟输入（CLKP/CLKN）、LVDS 数据输出（OUT1_p/OUT1_n 至 OUT8_p/OUT8_n）、串行配置接口（SCLK/SDATA/CS）及同步控制（SYNC）引脚。

核心功能与特性

数字处理模块 ：集成可编程 FIR 滤波器（低通 / 高通 / 带通），支持 2/4/8 倍抽取；0 dB-12 dB 数字增益调节；通道平均功能（2/4 通道数据合并）；低频率噪声抑制（LFNS）模式，优化直流至 1 MHz 频段噪声性能。
接口特性 ：LVDS 单线串行接口，支持 10x（最高 1000 Mbps）、12x（最高 960 Mbps）、14x 序列化，提供帧时钟（ADCLK）与位时钟（LCLK）；可编程数据 / 时钟延迟与相位，支持偏移二进制或二进制补码输出格式。
灵活配置 ：支持输入通道与 LVDS 输出引脚可编程映射；内置 PRBS、斜坡等测试模式；支持内部 / 外部参考模式（外部参考需接入 REFT/REFB 引脚）。
同步功能 ：通过 SYNC 引脚实现多器件间滤波器与交织采样同步，确保多通道数据一致性。

典型应用场景

超声成像设备、通信系统、多通道数据采集系统、工业控制与测试测量仪器。

设计要点

电源与去耦 ：AVDD 和 LVDD 需就近配置 0.1 μF 去耦电容，电源斜坡速率不超过 1 V/ns，避免器件损坏。
输入与时钟设计 ：模拟输入建议串联 10 Ω-20 Ω 电阻抑制寄生振荡，差分时钟需 AC 耦合至 0.95 V 共模电压；高频率输入（>30 MHz）推荐使用低抖动差分时钟以保证 SNR 性能。
布局规范 ：采用单一接地平面，分离模拟区、数字区与时钟区；LVDS 输出走线需等长，减少时序偏差；热焊盘需充分覆铜并通过过孔连接接地平面。
配置要点 ：通过 24 位串行接口配置寄存器，支持滤波器类型、抽取率、增益、通道映射等参数；上电后需硬件或软件复位初始化寄存器。