未来半导体先进封装PSPI发展技术路线趋势解析

先进封装通过缩短（I/O）间距与互联长度，大幅提升 I/O 密度，成为驱动芯片性能突破的关键路径。相较于传统封装，其核心优势集中体现在多维度性能升级与结构创新上：不仅能实现更高的内存带宽、更优的能耗比与性能表现，还可将芯片厚度做得更薄，同时支持多芯片集成、异质集成及芯片间高速互联，完美适配当下半导体器件对高密度、高速度、低功耗的需求。在先进封装的技术体系中，凸块（Bump）、重布线层（RDL）、硅通孔（TSV）、混合键合（Hybrid Bonding）等技术共同构成了实现其性能优势的关键支撑。

随着半导体技术迭代速度的不断加快，先进封装领域正迎来一场深度变革，而RDL在这场变革中脱颖而出，成为先进封装异质集成的核心基石，持续吸引业界高度关注。作为实现芯片水平方向电气延伸与互连的核心技术，RDL在 3D/2.5D 封装集成及晶圆级封装中发挥着不可替代的作用。其技术原理是通过在芯片表面精准沉积金属层与相应介电层，构建出符合电路需求的金属导线，并将原本集中的 I/O 端口重新布局到更开阔的区域，形成高效的表面阵列结构。这一技术创新不仅能大幅减薄芯片间的键合厚度、简化封装工艺，还能以更紧凑、更高效的方式规划芯片布局，最终显著缩小器件的整体面积，为高密度封装方案提供有力支持。

值得注意的是，光敏聚酰亚胺（PSPI）作为 RDL 图案化过程中的关键材料，其技术路线的演进与下游先进封装的需求变化高度绑定，直接影响 RDL 技术的性能表现与应用拓展，在先进封装产业链中占据着重要地位。

PSPI 赋能多元先进封装，适配不同终端应用场景

PART.02

图1 清晰呈现了PSPI各类先进封装技术中的应用路径，及其对应的代表性应用与终端场景。从图中可见，PSPI 在不同技术路线的先进封装中均承担关键角色，而各类封装技术则凭借独特性能优势，精准适配多元化的应用需求与终端场景，形成了完整的技术 - 应用 - 终端产业链条。

FI - WLP（扇入型晶圆级封装）具备工艺相对成熟、成本较低且集成度适中的优势，能助力蓝牙 MCU、NOR 闪存、蓝牙 SoC 等应用。这些应用对应可穿戴设备、智能手机等终端，FI - WLP 可满足此类终端对芯片小型化、低功耗且兼具一定性能的需求，让可穿戴设备更轻薄便携，为智能手机提供基础且稳定的无线连接、存储等功能支撑。FO - WLP/PLP（扇出型晶圆级封装 / 扇出型面板级封装）拥有更高集成度、可实现多芯片集成的优点，支撑 AP（手机）、AP （ 手表）、PMIC 等众多应用，覆盖智能手机、平板电脑、基站等终端。对于智能手机、平板电脑，其能提升芯片运算与多任务处理能力，让设备运行更流畅；在基站等通信终端中，可保障芯片在复杂环境下长时间稳定运行，增强通信的可靠性与效率。2.5D 和 3D 封装技术则凭借超高集成度、能实现芯片间高密度互连的特性，为 AI 芯片、服务器 CPU、DRAM 等高性能应用提供支持，赋能服务器、数据中心、人工智能、汽车电子等终端。在人工智能领域，可助力芯片实现强大的运算能力与高效散热，满足海量数据处理需求；在汽车电子，尤其是辅助驾驶芯片应用中，能增强芯片可靠性与安全性，为驾驶安全保驾护航；对于服务器和数据中心，可提升数据处理与存储的速度及效率，保障业务的高效开展。

未来半导体封装PSPI发展技术路线

PART.03

在先进封装技术向高密度、高性能、高可靠性持续演进的过程中，不同应用场景（如2.5D/3D 封装、扇出型晶圆级封装等）对核心材料PSPI性能要求呈现显著差异化特征。图 2 可见，为适配多元化封装场景的功能需求，PSPI 的技术发展正聚焦三大核心方向：微细化、低温化、低介电，三者共同构成未来 PSPI 材料的关键技术突破路径。

01 // RDL 微细化技术演进、企业方案及 PSPI 适配创新

首先，当前，4 层 RDL 技术已进入大规模成熟应用阶段，良率稳定达到 99% 的高水平，凭借可靠的性能与成本优势，能够覆盖全球约 85% 的半导体封装需求，成为消费电子、物联网等中高端封装场景的主流方案。但随着AI 芯片、HBM 存储、高端服务器 CPU 等高性能场景对互连密度、信号传输效率的要求持续提升，RDL 微细化技术正加速向更高层数、更细线宽 / 线距（L/S）突破，具体演进路径清晰可见：短期（2023-2024 年）：头部厂商已实现 2/2μm L/S 的 RDL 技术量产，支撑 2.5D 封装、中高端 FO-WLP 等工艺需求；中期（2025-2026 年）：L/S 将进一步缩减至 1/1μm，层数从 4 层提升至 6-8 层，以适配 Chiplet 异质集成、高带宽 HBM3e/HBM4 堆叠等场景；长期（2027 年以后）：L/S 有望突破 0.5/0.5μm，层数突破 8 层甚至达到 12 层以上，满足 3D IC 高密度堆叠、超高速信号传输的极致需求。

表1：各企业的 RDL 技术方案与进展

编号	企业名称	封装技术名称	RDL情况
1	台积电	CoWoS-R	采用InFO 技术和 RDL 中介层实现 HBM 和 SoC 集成，RDL 中介层有多达 6 个铜层用于布线，最小 4μm 间距（2μm 线宽 / 间距）
		CoWoS-L	结合CoWoS-S 和 InFO 优点，使夹层与 LSI 芯片互连，通过 RDL 层进行电源和信号传输，LSI 芯片通过多层亚微米铜线实现芯片间高布线密度互连
		InFO	具有高密度RDL，可实现各种应用的高密度互连和性能，InFO_oS 有更高密度的 2/2μm RDL 线宽 / 间距，可提供多达 14 个重新分布层；Info_LSI 技术使用硅桥（RDL L/S：0.4/0.4μm）以及 RDL 层代替整块硅
2	三星	I-CubeE	采用集成硅桥的RDL 中介层，能利用嵌入 FO-PLP 中间并用作接口的硅桥的小 L/S 优势，实现硅芯片之间的高效连接
		R-Cube	通过高密度RDL 实现逻辑到逻辑和逻辑到 HBM 模块的连接
		2.5D	配备2/2um 的 L/S，以及集成了 4 个 HBM 模块的大型中介层（约为 1600mm²）
3	ASE 集团	VIPack	利用先进的重布线层制程等技术，实现超高密度和性能设计的三维异质封装结构
		FOCoS-CF	具备高层数（>6 层）和细线 / 间距（L /S = 1μm/1μm），由两个面朝下的 ASIC 小芯片组成，通过 Cu 过孔直接与 RDL 连接，Si 芯片和扇出 RDL (L/S 2/2 um) 之间没有微凸块
		FOCoS-CL	具备高层数（>6 层）和细线 / 间距（L /S = 1μm/1μm），由并排配置的三个小芯片（1 个 ASIC 芯片和 2 个 HBM）构建而成，ASIC 芯片和 2 个 HBM 通过 RDL (L/S 2/2 um) 和 Cu 微凸块连接
		FOCoS-Bridge	一种2.5D 封装，具有 ASIC 和 HBM 两个芯片，两者通过嵌入 RDL 的硅桥芯片实现超细间距互连，硅桥芯片 (L/S 0.6/0.6 um) 嵌入扇出 RDL 层 (L/S 10/10 um)，用于在 ASIC 和 HBM 之间建立连接
4	日月光	无	RDL 层数大于 6 层，L/S 为 1 - 1.5μm
5	安靠科技	SWIFT /HDFO	SWIFT 是最先进的高密度扇出结构，可实现 2/2 μm 线 / 间距特性；HDFO 基于 SWIFT 开发，保持了高密度连线，出色的信号质量，无需 TSV
		SLIM	利用前道代工，在硅片表面的无机介质层上制作1µm，甚至亚微米金属布线，L/S 小于 2um
6	长电科技	XDFOI	可实现线宽和线距低至2 微米的多个重新分布层 (RDL)，将部分分布层转移到 RSI 基板上，利用 RSI 线宽和线距缩小至 2 微米的优势，减少芯片互连间距
7	通富微电	2.5D/3D	基于ChipLast 工艺的 Fan-out 技术，实现了 5 层 RDL 超大尺寸封装（65×65mm）；FO 系列中重分布 L/S 为 2/2um
8	华天科技	eSiFO	在高密度晶圆级扇出型封装技术方面，L/S 为 2/2um，RDL Layer 为 6 P5M，封装尺寸 15×15mm
		eSinC	在高密度晶圆级扇出型封装技术方面，L/S 为 2/2um，RDL Layer 为 6 P5M，封装尺寸最大可以达到 40mm×40mm
9	甬矽电子	/	目前最小线宽可达5um，最小线间距可达 5um，运用于量产产品上的细线宽为最小线宽 8um，最小线间距 8um
10	云天半 导体	玻璃通孔技术	用大马士革工艺在玻璃基表面制备三层RDL 堆叠，采用无机薄膜材料作为介质层进行制备，实现更细更高精度的金属布线

来源：公开资料、光界咨询（OPTO）整理

RDL 微细化技术的推进，对作为关键绝缘与图案化材料的 PSPI 提出了场景化适配要求，不同封装类型的核心需求差异显著：应用处理器（AP）的 FO-WLP/PLP 封装聚焦小型化与高 I/O 密度，对 PSPI 的高分辨率性能要求突出。需 PSPI 在光刻过程中精准实现微细线路成型，保障 2-4μm L/S 线路的边缘粗糙度控制在较低水平，避免因线路缺陷导致的信号损耗或短路问题；由于2.5D 集成封装需同时实现芯片间高密度互连与高速信号传输，PSPI 需兼具微细线路加工能力与低介电特性。一方面需支持 1-2μm L/S 的精细布线，确保 RDL 互连密度；另一方面需将介电常数（Dk）控制在 3.0 以下，降低信号延迟与串扰，保障高频场景下的信号完整性。为匹配RDL 微细化的技术节奏，PSPI 材料与制程工艺正同步开展多维度创新：材料类型与规格适配方面，负性PSPI 因具备更优异的光刻分辨率、更低的线宽偏差，已成为微细化场景的核心开发方向，研发重点集中在提升其在 1/1μm 及以下 L/S 场景的图案化精度与固化后力学稳定性；同时，非感光型材料的开发也聚焦 “耐久性 + 微细化适配” 双重目标，通过分子结构改性，在支持 1μm 以下 L/S 的同时，提升耐湿热、抗热冲击性能，满足长期可靠性需求。

02// 低温PSPI需求及旭化成市场格局与产能挑战

传统PSPI 固化温度在 300-350℃，需专用耐高温设备，成本与能耗高。高温还会使金属互连材料与 PI 反应，影响电气性能，因热膨胀系数差异致晶圆问题，制约封装精细发展，威胁芯片可靠性，难以契合高集成封装需求。先进封装如FO-WLP、2.5D/3D 兴起，对 PSPI 性能提出新要求。FO-WLP 中，EMC 耐温低于 250℃，PSPI 固化温度需同步降。2.5D/3D 封装，芯片堆叠多、互连密，PSPI 要在低温下实现高精度光刻与低应力固化，降低 PSPI 固化温度成关键难题。低温固化PSPI 是先进封装升级必然，其能解决高温对结构和材料的损伤，适配高端场景。目前，低温固化温度170℃产品量产，更低温产品研发正推进。日本旭化成作为低温PSPI 领域的绝对龙头企业，据光界咨询（OPTO）数据显示，其在全球半导体封装用低温 PSPI 市场中占据约 50% 的份额，行业地位显著。然而，随着AI 芯片、HBM 存储等先进封装需求的爆发式增长，市场对低温 PSPI 的需求同步激增，旭化成却面临产能难以匹配需求的困境。2025 年间有消息传出，因产能缺口，旭化成向部分客户发出通知，其核心产品 PIMEL 系列 PSPI 存在断供风险。尽管旭化成已宣布启动扩产计划以缓解供需矛盾，但受限于产能建设周期、设备调试等因素，短期内产能释放有限，未来仍存在因需求持续超预期而再次出现断供的可能性。

03// PSPI 低介电性能的场景需求与技术演进

在RDL应用场景中，PSPI的低介电性能已成为保障信号传输效率的关键指标，不同场景对介电损耗（Df）的要求呈现明确的梯度化特征：针对AiP应用，为减少高频信号在传输过程中的损耗，需 PSPI 具备低介电特性，确保天线与芯片间信号传递的完整性，适配 5G、毫米波等高频通信需求；在 RDL 应用场景，当前主流要求 PSPI 的介电损耗（Df）达到 0.004～0.005 等级，以满足芯片间高密度互连的信号稳定性需求。随着半导体技术向高速传输升级，低介电性能的要求将进一步严苛。为适配SerDes 200Gbps 以上的高速传输场景，行业正积极探讨采用 Df 为 0.002 等级的 PSPI 产品；从长期技术演进来看，预计未来还将涌现对 Df 低至 0.0015 以下的 PSPI 产品需求，以突破更高速度信号传输的介损瓶颈，支撑高端服务器、AI 芯片等高性能场景的发展。

本土企业半导体封装PSPI开发动向

PART.04

应用端相关行业专家表示，光敏聚酰亚胺国产化在基础物性上部分可与进口材料对标，甚至部分单项指标更优，但实际工程验证推进迟缓，尚未大规模量产。原因之一半导体领域对新材料态度保守，客户端接受度低；质量管理体系有待完善，材料品质稳定性不足；且材料推出时间晚，验证机会少，工艺条件也需优化。破局之策为产业链上下游协同推进、合作共赢；技术创新，发展有特色的材料和工艺体系。

在产品技术开发方面，国内相关企业持续布局，以波米科技为代表，其技术聚焦于功率半导体器件制造和半导体先进封装用高性能聚酰亚胺材料领域。半导体封装方面其PSPI 产品正朝着 “高温→低温→超低温” 固化温度、“Bumping→RDL (4P4M)→RDL (≥6P6M)” 应用场景的 “三级跳” 目标迈进。

其中，高温固化型已批量供应，用于先进封装 Bumping 技术；低温固化型通过下游头部客户认证，用于 RDL (4P4M) 技术，产品基本定型；超低温固化型处于研发阶段，膜性能及光刻工艺达标，其研发和产业化入选相关科研项目，以满足未来 2.5D/3D 封装、Chiplet 等领域 RDL (≥6P6M) 技术需求。