TSV制造技术里的通孔刻蚀与绝缘层

文章来源：学习那些事

原文作者：小陈婆婆

本文主要讲述TSV制造技术里的通孔刻蚀与绝缘层。

TSV制造技术

在三维集成电路工艺中，TSV（硅通孔）制造作为核心环节，其复杂性与成本占比尤为突出。

相较于传统CMOS工艺，TSV需应对高深宽比结构带来的技术挑战，从激光或深层离子反应刻蚀形成盲孔开始，经等离子体化学气相沉积绝缘层、金属黏附/阻挡/种子层的多层沉积，到铜电镀填充及改进型化学机械抛光（CMP）处理厚铜层，每一步均需对既有设备与材料进行适应性革新，最终构成三维集成的主要工艺成本来源。

本文重点介绍其通孔刻蚀与绝缘层，分述如下：

通孔刻蚀

通孔刻蚀工艺对比

绝缘层

通孔刻蚀

在三维集成电路制造中，TSV通孔刻蚀作为核心工艺环节，其技术难度与成本占比始终居于首位。由于TSV需实现微米级深度、高深宽比（通常超过20:1）的垂直结构，对刻蚀技术提出了极高要求：需兼顾高刻蚀速率以降低生产成本，同时保证侧壁光滑度以减少后续介质层与阻挡层沉积缺陷，并严格控制掩膜层下横向刻蚀以避免短路或铜扩散等可靠性问题。

当前主流的通孔刻蚀方案分为湿法与干法两大类，湿法刻蚀虽能实现高孔型控制精度，但速率较慢，难以满足量产需求；干法刻蚀则以博世（Bosch）工艺（即深反应离子刻蚀DRIE）和激光刻蚀为主，其中Bosch工艺凭借高选择比与垂直度优势，成为高深宽比TSV的首选方案，但其侧壁起伏大、掩膜下横向刻蚀明显（可达500nm）的缺陷，曾一度限制其应用——传统Bosch工艺需通过缩短刻蚀周期、提高交替频率来抑制侧壁粗糙度，但此举会降低刻蚀速率与选择比，抵消其效率优势。

近年行业通过射频功率源与气体调制技术的革新，实现了更高等离子体密度与氟基团浓度，在保证刻蚀速率的同时显著优化侧壁质量，部分先进设备甚至可在不牺牲速率的前提下获得亚纳米级光滑侧壁，为先通孔工艺的可靠性提升奠定基础。

低温刻蚀技术则是另一重要分支，其无侧壁起伏、无聚合物残留的特性，大幅降低了后续介质层沉积难度与电场集中风险，且刻蚀后残余物可随温度回升自动挥发，避免了腔体清洗与残留物去除工艺，简化了流程并提升器件可靠性。配合磁增强电容耦合等离子体（CCP）设备与腔体结构优化，低温刻蚀已能实现直径1-5μm、深宽比超20:1的深孔加工，速率达20μm/min，片间非一致性低于1%，同时保留了侧壁光滑、无横向刻蚀的优势。

值得关注的是，基于磁中性环路放电（NLD）的常温稳态刻蚀技术近年发展迅速，其结合高等离子体密度与化学活性优势，在实现小直径盲孔（<100nm）加工的同时，刻蚀速率较低温工艺提升显著，且无需复杂低温系统，设备复杂度更低。针对后通孔集成工艺中SiO₂介质层刻蚀引发的电子吸附与氟离子偏置问题，行业通过C₄F₈/Ar/O₂等离子体沉积侧壁阻挡层（厚度100-200nm），并动态调整平板电容功率（如初期30W物理轰击去除底部阻挡层），有效抑制了横向刻蚀，同时平衡了选择比与工艺效率。

此外，为应对PVD沉积扩散阻挡层/种子层的方向性局限及电镀空洞问题，锥形TSV结构逐渐成为优化方向。当锥形角度控制在83-85°时，可显著降低深孔内层材料沉积难度，提升电镀Cu柱的均匀性与可靠性，尽管其电性能仍需进一步验证，但已成为高深宽比TSV工艺集成的重要探索方向。

通孔刻蚀工艺对比

在TSV通孔刻蚀工艺中，低温刻蚀、Bosch刻蚀与激光刻蚀技术各具特点，其参数优化与工艺集成直接影响三维集成电路的可靠性及制造成本。

低温刻蚀通过调控氧气流量与衬底温度，可精准控制刻蚀结构形貌：增加氧气流量至总气体流量的14%时，侧壁保护层增厚使倾角从89.5°降至88°，但刻蚀速率下降约20%；而衬底温度从-130℃升至-90℃时，刻蚀角度由94°收窄至88°，实现锥形结构。这种温度敏感性使得低温工艺在保留无聚合物残留、侧壁光滑优势的同时，需平衡效率与形貌控制。

Bosch刻蚀虽以高深宽比加工能力著称，但其侧壁起伏控制难度更高。保护气体流量调整虽可微调锥形角度，但离子轰击效应限制了工艺窗口，且开口处横向刻蚀易引发剖面非线性甚至互联风险。为此，三步法工艺成为主流解决方案：先通过常规Bosch刻蚀完成50%-60%深度，再以SF₆/O₂/Ar混合气体进行RIE刻蚀，利用O₂的侧壁保护与Ar的离子轰击去除底部聚合物，最后通过无掩膜各向同性刻蚀扩展开口，实现光洁化锥形结构。该方法虽工序增加，但有效避免了中部扩展问题，适用于前通孔工艺。

激光刻蚀则以无掩膜、多材料兼容性见长，尤其适合低密度TSV应用。东芝图像传感器已采用该技术实现高效加工，其通过优化光路与扫描策略，使单台设备产能达每秒2000个TSV，效率为DRIE的3倍，成本降至后者的1/15。然而，纳秒激光器导致的侧壁粗糙与残留物问题，需结合HF-HNO₃湿法刻蚀改善表面质量。尽管激光工艺在GaN、玻璃等非硅基材上仍具速度优势，但其串行加工特性限制了高密度TSV的量产应用。

绝缘层

在TSV制造工艺中，绝缘层作为导体Cu柱与硅衬底间的关键隔离界面，其材料选择与沉积工艺直接决定了器件的可靠性及制造成本。

不同于平面互连，TSV的高深宽比结构对绝缘层提出了特殊要求：除需具备优良绝缘性能、低应力及工艺兼容性外，更需解决深孔内的共形沉积难题。当前主流介质材料包括SiO₂、Si₃N₄及高分子聚合物，其中SiO₂凭借成熟的工艺基础占据主导地位，但其沉积方式需根据工艺顺序动态调整——先通孔工艺可采用950℃以上热氧化生成致密SiO₂，而中通孔及后通孔工艺因温度限制（<450℃），需转向APCVD、LPCVD或PECVD等中低温CVD技术。以SiH₄/N₂O为反应源的PECVD-SiO₂虽沉积温度低，但共形能力受限，深宽比超过10:1时易出现覆盖缺陷；基于TEOS的SACVD工艺通过优化气体调制，可实现片内均匀性优于5%、击穿场强达360MV/m（虽仅为热氧化层的15%），但需保证厚度≥150nm以满足50V耐压需求。

Si₃N₄凭借其密实结构与抗Cu扩散能力，成为介质层与扩散阻挡层二合一的潜在方案。APCVD/LPCVD工艺在700-900℃下生成的化学计量比Si₃N₄（Si:N=3:4）虽拉应力较高（>400MPa），但通过富硅化调整可降至100MPa；PECVD工艺则通过频率调控（13.56MHz降至50Hz）实现应力软化，最低可达200MPa，同时保留对Cu扩散的阻挡效能。值得注意的是，Si₃N₄的台阶覆盖能力仍弱于热氧化SiO₂，需结合深孔形貌优化沉积参数。

氮氧化硅（SiNO）作为栅极介质层的经典材料，其高介电常数（较SiO₂提升约20%）与抗硼穿透特性，在先进制程中用于缓解短沟道效应。当引入TSV领域时，SiNO可同步实现绝缘与扩散阻挡功能，但单一材料仍难以完全替代TaN等专用阻挡层。