0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

MIPSfpga软核处理器IP设计方案

电子设计 来源:互联网 作者:佚名 2018-05-21 10:17 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

很多计算机专业的学生都只是在理论层次学习计算机体系结构方面的知识,比如数据路径、控制结构和存储系统等,但是如何将这些组合起来则完全靠学生的想象力。MIPSfpga的出现让这一切迎刃而解,它不同于其他课程的地方在于首次采用了一款纯粹的商用软核CPU用于研究目的,用户可以在此课程的系统集成环境下详细、深入的探索计算机架构。

MIPSfpga使用一款MIPS系列软核IP——具体来讲是microAptiv核,PIC32MK处理器采用的既是此款软核。该核面向的是可编程逻辑门阵列(FPGA)。Imagination公司除了授权可以使用这款实用的MIPS软核处理器外,还准备了一系列的教学材料,从而可以使用户快速入门、开发,进而能够修改该处理器和系统。

MIPSfpga软核处理器IP设计模块图

MIPSfpga软核处理器IP设计模块图

该课程提供了三部分材料引导用户入门、使用和修改MIPSfpag:入门指南、实验实例和SoC资料包。

第一部分材料包括MIPSfpga用到的Verilog设计文件和一些介绍MIPSfpga系统和使用方法的文档。

第二部分材料(MIPSfpga实验实例)包含25个需要动手操作的实验,指导用户如何学习计算机架构和进行系统级的设计。比如,修改MIPSfpga系统与外设(如LCDs、传感器等)的接口、使用性能计数器和中断、改变缓存刷新策略、添加新的指令并且测量这些改变所带来的性能差异等。由于使用的商用编译器能够清晰的看到因架构或系统的修改带来的性能改变,也帮助用户在此方面的能力上得到较快的提升。

第三部分材料是MIPSfpga SoC,它向用户展示了如何基于MIPSfpga搭建片上系统(SoC)并且移植开源的Linux操作系统

最新的MIPSfpga v2.0在2017年7月1日正式推出,在之前版本的基础上又增加了更多的特性和资源,比如增加了16个动手实验(即动手实验的个数从9个增加到25个),可以采用UART(串口)将程序下载到MIPSfpga,精简了启动代码,增加了Windows和Linux系统的安装指令,同时提供了Verilog和VHDL语言的系统级模块,支持快速调试通道(FDC)和用户自定义接口(UDI),支持使用printf这样的I/O指令并且允许用户定义自己的系统指令。


自从2015年5月以来,全世界已经有超过600所大学获得了授权并且下载使用MIPSfpga相关的资料--软核IP以及入门资料和实验练习。

通过提供全面开放的商业CPU IP软核和系统, 指导用户使用和修改处理器和系统,MIPSfpga正在转变计算机体系结构的教育方式。当然不仅这些,MIPSfpga还提供了一个在研究和高级项目中探索计算机架构特性和增强功能的平台。

这里提供了一些高级项目的链接,它们都是基于MIPSfpga实现的。

MIPS由于其足够简单和精致,在计算机架构教学中已经非常流行。MIPSfpga提供了一个强大的平台,将计算机架构和系统设计的理论教学与实践操作联系起来,从而让用户更加全面的了解计算机架构设计。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1655

    文章

    22282

    浏览量

    630060
  • mips
    +关注

    关注

    1

    文章

    241

    浏览量

    49117
  • imagination
    +关注

    关注

    1

    文章

    617

    浏览量

    63081
收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    e203 如何和FPGA通信?

    求教e203 如何和FPGA通信
    发表于 11-07 06:15

    E203提高CPU时钟频率方法

    本文将分享我们团队提高E203主频的办法。 查阅芯来科技官方出版的《手把手教你设计CPU——RISC-V处理器篇》教材,我们发现,原本设计的E203主时钟域应该是100MHZ
    发表于 10-29 06:19

    蜂鸟E203移植到FPGA开发板前的IP例化工作

    蜂鸟E203工作的主频为16MHz高频时钟和3.2768KHz低频时钟,并且不同开发板提供的晶振频率不同,因此需要例化mmcm IP和reset
    发表于 10-27 07:35

    Vivado浮点数IP的握手信号

    Vivado浮点数IP的握手信号 我们的设计方案中,FPU计算单元将收到的三条数据和使能信号同步发给20多个模块,同时只有一个模块被时钟使能,进行计算,但结果都会保留,发给数选。计算单元还需接受
    发表于 10-24 07:01

    Andes晶心科技推出AndesCore 46系列处理器家族

    Andes晶心科技,作为高效能、低功耗32/64位RISC-V处理器的领导供货商及RISC-V国际组织的创始首席会员,今日宣布推出具有4个成员的AndesCore 46系列处理器家族。首款成员AX46MPV是一款全新64位多核
    的头像 发表于 08-13 14:02 2193次阅读

    FPGA利用DMA IP核实现ADC数据采集

    本文介绍如何利用FPGA和DMA技术处理来自AD9280和AD9708 ADC的数据。首先,探讨了这两种ADC的特点及其与FPGA的接口兼容性。接着,详细说明了使用Xilinx VIVADO环境下
    的头像 发表于 07-29 14:12 4639次阅读

    MicroBlaze处理器嵌入式设计用户指南

    *本指南内容涵盖了在嵌入式设计中使用 MicroBlaze 处理器、含存储 IP 的设计、IP integrator 中的复位和时钟拓扑
    的头像 发表于 07-28 10:43 780次阅读

    基于8051 IP调试设计方案

    8051 IP调试是一种对基于8051指令系统的IP进行调试的软硬件结合工具,需要与集成开发环境(IDE)结合使用。
    的头像 发表于 05-07 11:37 850次阅读
    基于8051 <b class='flag-5'>IP</b>调试<b class='flag-5'>器</b><b class='flag-5'>设计方案</b>

    适用于单核、双和四应用处理器的PMIC DA9063L-A数据手册

    :适用于单核、双和四应用处理器的PMIC DA9063L-A数据手册.pdf DA9063L-A 采用了可扩展的输出电流和电源轨方案,能够为整个系统供电,其六个直流 / 直流降压转
    的头像 发表于 04-01 18:19 739次阅读
    适用于单核、双<b class='flag-5'>核</b>和四<b class='flag-5'>核</b>应用<b class='flag-5'>处理器</b>的PMIC DA9063L-A数据手册

    【正点原子】全志T113-i开发板资料震撼来袭!异开发、工控设计方案

    【正点原子】全志T113-i开发板震撼来袭!异开发、工控设计方案!ATK-DLT113IS开发板是正点原子基于全志T113-i处理器而研发的一款用于嵌入式Linux领域的开发板,其拥有高性能
    发表于 03-13 15:37

    RK3128处理器:高效四Cortex-A7多媒体解决方案

    RK3128是一款集成了高效四Cortex-A7 CPU和Mali-400MP2 GPU的多媒体处理器,专为满足现代电子设备对高性能和低功耗的双重需求而设计。 在CPU方面,RK3128搭载了四
    的头像 发表于 02-08 18:08 2298次阅读

    Andes晶心科技推出AndesCore AX66乱序超纯量多核处理器IP

    Andes晶心科技(Andes Technology)作为高效能、低功耗、32/64位RISC-V处理器的领先供货商及RISC-V国际组织的创始顶级会员,今日宣布推出支持RVA23规范的AndesCore AX66乱序超纯量多核处理器
    的头像 发表于 01-23 11:05 1633次阅读

    16通道AD采集方案,基于复旦微ARM + FPGA国产SoC处理器平台

    测试数据汇总 表 1 本文带来的是基于复旦微FMQL20S400M四ARM Cortex-A7(PS端) + FPGA可编程逻辑资源(PL端)异构多核SoC处理器设计的全国产工业评估板的AD采集
    的头像 发表于 01-23 10:39 970次阅读
    16通道AD采集<b class='flag-5'>方案</b>,基于复旦微ARM + <b class='flag-5'>FPGA</b>国产SoC<b class='flag-5'>处理器</b>平台

    使用IP和开源库减少FPGA设计周期

    /prologue-the-2022-wilson-research-group-functional-verification-study/),70% 的 FPGA 项目落后于计划,12% 的项目落后计划 50% 以上。 为此,很多FPGA厂商都在自己EDA工具里嵌入
    的头像 发表于 01-15 10:47 1147次阅读
    使用<b class='flag-5'>IP</b><b class='flag-5'>核</b>和开源库减少<b class='flag-5'>FPGA</b>设计周期

    集特国产化工作站GPC-200 飞腾D2000/8处理器

    处理器
    GITSTAR 集特工控
    发布于 :2024年12月27日 09:08:55