UCIe规范引领Chiplet技术革新,新思科技发布40G UCIe IP解决方案

随着大型SoC（系统级芯片）的设计复杂度和制造难度不断攀升，芯片行业正面临前所未有的挑战。英伟达公司的Blackwell芯片B200，作为业界的一个典型代表，其晶体管数量相比上一代H100芯片提升了近3倍，算力提升了6倍，这背后离不开Chiplet（小芯片）设计方案的引入。Chiplet技术，作为“后摩尔定律时代”提升芯片性能的关键解决方案之一，正逐渐受到业界的广泛关注。

Chiplet技术通过先进封装方法，将不同工艺或功能的芯片进行异构集成，使得SoC的功能可以在不同的工艺节点上实现。然而，在Chiplet产业发展的初期，由于缺乏统一的标准，各家的Chiplet设计需要“定制互连”，这大大降低了设计效率，并阻碍了技术的积累。为了解决这个问题，UCIe（Universal Chiplet Interconnect Express）标准应运而生。

UCIe标准旨在推行开放的Die-to-Die（芯粒与芯粒间）互连标准，以开放的高级接口总线为基础，实现芯片封装内功能单元的即插即用。自2022年3月由英特尔、AMD、Arm等十家公司联合推出以来，UCIe标准已经经历了从1.0到1.1再到2.0的多次更新，逐步完善了Die-to-Die互连标准，增强了Chiplet和先进封装融合的可靠性、可测性，并强化了互连的灵活性。

近日，新思科技公司正式发布了全球领先的40G UCIe IP解决方案，这是业界首个完整的UCIe IP全面解决方案。该解决方案包括UCIe控制器IP、UCIe PHY IP和UCIe验证IP（VIP），每引脚运行速度高达40 Gbps，可实现异构和同构芯片之间的12.9Tbps/mm带宽密度，满足设计人员对更大带宽、更高能效的需求。

新思科技的40G UCIe IP解决方案不仅符合最新的UCIe 2.0规范，还提供了比规范更高的带宽性能。此外，该解决方案还集成了信号完整性监控器和全面的测试和芯片生命周期管理（SLM）功能，能够增强Multi-Die系统封装的可靠性。同时，新思科技还提供了额外的信号完整性和电源完整性服务，以及丰富的IP组合和强大的生态优势，帮助设计人员打造更具竞争力的Multi-Die系统。

随着UCIe规范的逐渐完善和Chiplet技术的普及，芯片设计行业正迎来一场深刻的变革。新思科技的40G UCIe IP解决方案作为这场变革的先锋，将为数据中心、人工智能、高端消费电子和智能汽车等领域的设计人员提供高性能、高可靠性的SoC解决方案，助力他们在产业智能化升级中抢得先机。