晟联科受邀出席台积电技术研讨会，高速接口IP组合及解决方案助推海量数据畅行

6月25日，台积电中国技术研讨会在上海国际会议中心盛大召开。晟联科作为台积电IP联盟成员受邀亮相Partner Pavilion 7号展台，围绕台积电技术路线，重磅展示了覆盖先进及成熟工艺节点的高速接口 IP 组合与解决方案，助力客户创新。

高速接口IP组合惊艳亮相，“打破边界，让数据畅行”

在数字化浪潮席卷全球的当下，数据量呈指数级增长，数据的高效稳定传输成为数字经济蓬勃发展的核心关键。研讨会现场，晟联科携112G SerDes，PCIe 6.0和16G UCIe IP技术惊艳亮相，深度展示了从芯片内部互连到芯片间高速通信、再到系统级数据传输（UCIe+SerDes+PCIe）的完整高速接口IP技术链路，引发现场众多专家和观众关注。

展台亮点

为了应对HPC、数据中心等大算力应用带来的挑战，晟联科 112G SerDes 高速接口IP不断“打破边界”，支持 42dB@112G PAM4 长距离传输。不仅可以实现芯片间的 Chip-to-Chip 高速互连，让分布式运行的多Die集成为一颗高性能运行的芯片，做到低延时，高速率。还能覆盖芯片模组、背板到直连电缆的高速传输，完美适配 HPC SoC 同构/异构架构。

同时，随着超大算力集群对延迟、功耗、带宽、串扰等的要求愈发苛刻，光互连成为必然趋势。晟联科 112G SerDes 以高速串并行信号转换技术，打通电信号与光通道，实现海量数据低功耗、低延时、高可靠性传输。

研讨会上，晟联科展出PCIe 6.0 IP 及解决方案，基于数字信号处理（DSP）架构，每通道支持64GT/s的传输速率，可配置到16条通道。晟联科PCIe 6.0 IP低功耗、高性能、Die Size小，能够在高插损信道下实现极低误码率传输，为高性能计算场景下的各类应用提供可靠的数据传输。

16G UCIe IP解决方案集成NoC，实现低功耗、低延时D2D&C2C互联，严格遵守 UCIe 1.1/2.0 标准规范，提供丰富的测试和监控功能，包括错误注入、实时眼图扫描、多种环回模式。

前瞻布局，领航4nm/3nm先进工艺高速接口IP未来

在数据洪流席卷各行各业的关键节点，晟联科此次展示的高速接口IP技术仅是企业研发沉淀的一部分。作为台积电IP联盟成员，OIP生态伙伴，晟联科深度协同台积电先进工艺节点，布局4nm/3nm工艺节点下的224G SerDes和PCIe 7.0的研发，引领创新，加速推动核心技术在数据中心、高性能计算等核心场景的深度融合与拓展应用。

未来，晟联科将始终以技术创新为驱动，持续推进高速接口IP技术向长距离传输、低功耗、低延时、高可靠性方向演进，为客户提供更高效稳定的IP解决方案，助力降低系统集成的复杂性和成本，为客户产品上市按下加速键，打破边界，让数据畅行。

审核编辑 黄宇