阈值电压对传播延迟和跃迁延迟的影响

阈值电压对传播延迟和跃迁延迟的影响：

如果你能看到下面的方程式-我相信你可以很容易地弄清楚阈值电压对电池延迟的影响。(注：以下电阻公式是关于NMOS的。您也可以为PMOS导出类似的公式(只需将下标“n”替换为“p”)。

从上面的方程我们有以下几点

MOS的导通电阻与“VDD-VTn”（其中VTn是阈值电压）成反比。

对于恒定的VDD，减小阈值电压（低VTn）增加“VDD-VTn”。

增大“VDD-VTn”意味着减小“导通电阻”“ Rn.

减小Rn，则RC减小。

意味着大的驱动能力（源电流或吸收电流的能力）

减少对输出负载（电容）充电的时间（由驱动栅极的源极/漏极电容、导线的布线电容和驱动栅极的栅极电容组成）**

意味着“门A的输出转换时间”和“门B的输入转换时间”减少。

减少转换时间意味着减少传播时间。

所以我们可以说。。。

“使用低Vt单元可以减少延迟，但所付出的代价是高泄漏功率”

直接影响是低Vt单元通常更易泄漏，即泄漏功率增加。

如果你还有什么疑惑，下面的图应该能澄清你的疑惑。

我希望上面的图表可以消除你对阈值电压对延迟的影响的疑虑。

在下一篇文章中，我们将总结/列出所有修复设置和保持违规的方法。

审核编辑：汤梓红