简化日益定制的RISC-V处理器的设计验证

作者：Brandon Lewis，Saumitra Jagdale

RISC-V被称为开放标准指令集架构（ISA），其基本指令已被冻结以最大程度地降低复杂性。但最近，它添加了广泛的自定义扩展和增强功能，使其在构建特定应用的系统的SoC设计人员中越来越受欢迎。

这些架构中采用的定制功能通常通过硬件/软件协同设计策略得到增强，该策略优化软件以最大限度地提高RISC-V处理器IP的专用功能。

但是，无论系统是否在硬件/软件协同设计环境中开发，构建稳定的SoC设计和验证流程的过程仍然涉及大量的设置和耗时的手动更改。研究估计，SoC 验证消耗了 SoC 设计总时间和成本的 50-80%，而且使用 RISC-V 处理器的验证工程师比 Arm SoC 有更多的工作，因为 CPU 本身以及任何定制也必须进行验证。

“开源IP的日益普及也有助于团队的增长，作为SoC项目初始阶段的传入质量检查，”硬件设计验证，RISC-V处理器模型和软件仿真虚拟原型提供商Imperas最近的一份声明中写道。“此外，修改或扩展基本核心功能的设计选项将从一开始就取决于有效的设计验证框架。

围绕可定制的RISC-V IP规范化验证

事实上，随着RISC-V的成熟，越来越多的设计团队选择“修改或扩展基本核心功能”，以至于RISC-V基金会组织了特殊兴趣小组，为目标用例规范扩展功能集。这些工作组可以在下图的左侧看到，自该表在春季发布以来，其中许多工作组已从待定状态转变为活动状态。

作为回应，ImperasDV工具正在寻求通过与当前UVM SystemVerilog技术兼容的“黄金参考模型”来简化RISC-V SoC设计验证过程。它具有具有锁步比较设计验证方法的环境，允许在Verilog或SystemVerilog中编程的被测器件（DUT）运行和构建装配级程序。这有助于解决异步事件，从而在发现错误时减少调试分析时间。

该工具的主要组件是：

指令测试生成器

RTL 被测器子系统

功能覆盖率测量

测试台/线束

因佩拉斯DV子系统

该工具的信封可容纳整个 RISC-V ISA，包括特权操作模式，并与最新的 Vector、DSP/SIMD、Bitmanip 和加密（标量）扩展兼容。从架构的角度来看，ImperasDV提供了一个支持RISC-V验证接口（RVVI）标准的验证环境。这简化了客户 RTL、参考模型和测试平台之间的集成。

如前所述，该集成有助于复杂超标量管道的锁步和比较验证，并且该平台可以容纳多个硬件线程和无序的完整指令。Imperas的黄金参考模型确保平台评估的操作数据正确执行，即使是跨不同版本，这要归功于对特定修订的可配置版本控制支持。

开源协同设计现在开始

ImperasDV RISC-V验证工具链已被许多半导体行业领先的RISC-V供应商采用，其中一些供应商已经拥有工作硅原型，目前正在研究第二代设计。其中包括Codasip，EM Microelectronics（Swatch），NSITEXE（Denso），Nvidia Networking （Mellanox），OpenHW Group，MIPS Technology，Seagate Technology，Silicon Labs和Valtrix Systems，以及其他尚未公开的公司。

当然，我们还没有解决硬件/软件协同设计等式的另一面：嵌入式软件开发。在这里，Imperas还通过建模和仿真解决方案加快设计周期，只有这些解决方案基于开源开放虚拟平台（OVP）模型。

该公司的riscvOVPsim指令集模拟器（ISS）允许以高达1，000 MIPS的速度开发和调试针对RISC-V处理器目标的代码。它利用Imperas的OVP快速处理器模型库来提供指令精确的单核RISC-V配置和变体，甚至被RISC-V基金会的合规性框架和测试套件使用。

最重要的是，riscvOVPsim可以从GitHub免费下载，并且可以在www.ovpworld.org/riscvOVPsimPlus 找到包含新RISC-V矢量扩展的增强测试套件。

riscvOVPsim 的可用升级包括虚拟平台开发和仿真、多核软件开发、可扩展平台套件以及多处理器主机 （MPonMP） 加速软件上的 QuantumLeap 多处理器目标。

Imperas产品组合以及来自快速发展的RISC-V生态系统的其他工具，足以让您立即开始自己的开放式处理器设计。

审核编辑：郭婷