简介

经常使用RTL例如verilog进行数字逻辑设计的朋友，仿真一定是一个绕不开的话题。在一些标准的数字接口和协议上，使用仿真软件例如modelsim或者vcs进行仿真后，得到的都是波形文件，使用相应的波形查看器查看数字信号的变化以确认协议逻辑设计的正确性，这点一般需要凭借个人丰富的经验和对协议的充分理解才能保证。可谓是“人脑解码器”，效率低下且很容易出错。例如下图中的串行发送数据不经解码很难确认正确性。

市面上一些逻辑分析仪配套软件例如DSview或是pulseview拥有庞大的数字协议解码器库，配合逻辑分析仪使用时能够快速分析设计正确性，但这样一般又都需要逻辑分析仪硬件设备以及数字逻辑设计的实现载体例如FPGA等，也很不方便。

经过研究，逻辑分析仪软件例如pulseview能够通过导入其他格式波形（例如vcd）文件，再对相应通道添加解码器，即可实现仿真+解码验证的全套软件实现流程，不需要借助硬件进行分析，并且也不需要靠人工去分析协议的正确性，十分方便。

例如上图中的波形导出vcd文件后由pulseview软件导入并添加串口解码器后得到如下图所示的结果，可以看到串口协议设计正确且发送的数据十分清晰被解码出来。

软件和波形文件格式

Pulseview是一款开源的逻辑分析仪软件，具有十分漂亮的界面和强大的解码库，支持Windows，Linus，MacOS等多个平台，可以通过导入波形文件进行解码和分析，具体介绍可以查看官方Wiki。

VCD （Value Change Dump）是一个通用的格式。 VCD文件是IEEE1364标准(Verilog HDL语言标准)中定义的一种ASCII文件。它主要包含了头信息，变量的预定义和变量值的变化信息。正是因为它包含了信号的变化信息，就相当于记录了整个仿真的信息，我们可以用这个文件来再现仿真，也就能够显示波形。

本次的教程即通过逻辑分析仪配套软件pulseview读取vcd文件进行解码。

使用过程

参考Verilog和Testbench设计源码在github：

https://github.com/ITANGTANGI/verilog_decoder_pulseview

本次教程分为Windows端和Linux端两个部分。

Windows平台

软件安装

首先到官网

https://sigrok.org/wiki/Downloads

如下图所示，根据电脑的配置下载Windows安装包，已经使用过sigrok兼容的逻辑分析仪的话应该电脑中都有pulseview软件了。

下载完成后双击安装包，按照正常软件安装步骤正常安装即可，没有啥需要注意的。如下图所示就是安装按成了。

安装完成后不会生成快捷方式，在“开始”菜单栏中找到如下图所示的sigrok文件夹中pulseview打开或自行添加快捷方式即可。

至此软件安装完成。

vcd波形文件生成

因为VCD是 Verilog HDL语言标准的一部分，因此所有的verilog的仿真器都要能够实现这个功能，也要允许用户在verilog代码中通过系统函数来dump VCD文件。我们可以通过Verilog HDL的系统函数dumpfile来生成波形，通过dumpvars的参数来规定我们抽取仿真中某些特定模块和信号的数据。

基础波形生成和导入显示操作如下例代码中添加的一个initial块，里面使用dumpfile生成了waveform.vcd文件，并把clk_i和data_i信号添加进波形文件的变量中。

样例代码：

`timescale1ns/1ps

modulevitual_logic_decoder_tb;

//vitual_logic_analyzerParameters
parameterPERIOD=10;
parameterSAMP_CLK_FREQ=100_000_000;
parameterSAMP_CHANNELS=8;

//vitual_logic_analyzerInputs
regclk_i=0;
reg[SAMP_CHANNELS-1:0]data_i=0;

//vitual_logic_analyzerOutputs

initialbegin
$dumpfile("waveform.vcd");
$dumpvars(0,vitual_logic_decoder_tb.clk_i,vitual_logic_decoder_tb.data_i);
end

//dumpfsbl
initialbegin
$fsdbDumpfile("waveform.fsdb");
$fsdbDumpvars(0);
end

//Clockgenerate
initial
begin
forever#(PERIOD/2)clk_i=~clk_i;
end

always@(posedgeclk_i)begin
data_i<= data_i + 8'd1;
end

//operations
initial
begin
#6000
$finish;
end

endmodule