用高速功能串行接口替代引脚解决芯片结构测试难题-电子发烧友网

无论是芯片开发者还是终端用户，肯定都不希望芯片出现故障。尤其是对于自动驾驶和宇宙探索等任务关键型SoC，它们会要求非常低的百万分比缺陷率(DPPM)。对这类应用来说，在客户现场进行的芯片测试将尤为重要。

随着芯片结构的复杂性不断攀升，设备的结构测试也更具挑战性，用于测试设备的向量数量大幅增加，但用于执行测试的通用IO(GPIO)引脚数量却仍然非常有限，而且这些IO引脚也缺少高效测试当今设计所需的带宽。

引脚和带宽的局限性是芯片设计的挑战之一，将会增加测试时间和成本。另一个挑战是只能在制造过程中运行向量，万一现场出现差错，开发者们也就只能怪自己运气不好了。

高速功能串行接口能够替代引脚，很好地解决先进设计中的结构测试难题，下面我们将详细介绍这一解决方案。

用功能高速接口取代引脚

GPIO或联合测试工作组(JTAG)引脚一直是访问扫描链和测试访问端口(TAP)来进行结构测试的主要方法。结构测试只能在自动化测试设备(ATE)阶段或生产阶段完成，并且扫描带宽受到GPIO引脚速度的限制。要将设备内部的扫描链连接到ATE，开发者们必须指定一些引脚，这些引脚仅供测试，无法用于最终设计。如果要想规避一些带宽限制，开发者们可以对扫描输出使用有损压缩的方法，这一方法可以减少所需的输出引脚数量，但相应地扫描诊断分辨率会有所降低。

在串行流的过程中，可以通过使用地址码或时分复用技术来减少扫描测试所需的引脚。不过即便有了这些解决方案，GPIO引脚在结构测试中的作用也已接近上限，并且无法在芯片生命周期的所有阶段使用。

现在有一个全新的方法能够帮助开发者解决很多问题，就是迁移到现有的高速功能接口进行生产测试，例如PCI Express(PCIe)、通用串行总线(USB)等现有的高速功能接口，这些接口具有以下特点：

无需额外引脚

带宽高

可在整个芯片生命周期中进行结构测试

如果能够在客户现场对设备输入信息进行扫描，将会颠覆芯片的生命周期管理。其实这些设备部署在任何地方都可以，比如卫星上、汽车上、路由器上等等。通过使用这些高速接口进行测试，即便设备已经投入使用，开发者们也可以对其工作状态进行检查，并根据这些信息选择理想的解决方案对产品进行寿命管理。

新思科技拥有高效灵活的

解决方案

新思科技的SLM高速访问和测试(HSAT)IP以及测试自适应学习引擎(ALE)软件为高带宽芯片测试提供了解决方案。这一解决方案用高速功能接口取代GPIO和JTAG引脚，从而解决带宽问题。此外，该解决方案允许在系统级测试(SLT)和系统内测试(IST)阶段完成结构测试。通过使用这些接口，开发者们可以基于现有的功能串行接口来访问可测试性设计(DFT)或芯片监控网络，还可以重复使用相同的高速测试数据包，并在ATE、SLT或IST阶段重复制造测试。

新思科技的SLM解决方案非常灵活，支持PCIe、USB、移动行业处理器接口(MIPI)、串行外设接口(SPI)、1149.10等多种接口。此外，软IP可配置，处理数据转换和向前转换，将自动测试向量生成(ATPG)转换成扫描链或一些内置自测(BIST)引擎所需的向量，并在输出时执行反向映射，从而为开发者提供虚拟引脚位置和周期日志。

▲ 通用架构

：HSIO扫描

新思科技的ALE软件能够添加到Advantest V93000等SoC测试平台，也就是说，这一软件能够与其他平台融合成一个生态系统，并提供全面无缝的解决方案。Advantest V93000 ATE配备Advantest SmarTest软件，该软件可通过嵌入ALE进行扩展。近期发布的Advantest Link Scale卡提供支持PCIe和USB端口所需的硬件功能。因此无论在芯片生命周期的哪个阶段──晶圆/裸片测试、最终测试、SLT、板级测试(BLT)还是IST，对开发者来说，这一调试平台都是通用的。