串行通信接口的结构和功能

18.1.2

协议层

串口通讯的数据包由发送设备通过自身的TXD接口传输到接收设备的RXD接口。在串口通讯的协议层中，规定了数据包的内容，它由启始位、主体数据、校验位以及停止位组成，通讯双方的数据包格式要约定一致才能正常收发数据，其组成见图 19_6。

图 19-6 串口数据包的基本组成

18.1.2.1

波特率

本章中主要讲解的是串口异步通讯，异步通讯中由于没有时钟信号（如前面讲解的DB9接口中是没有时钟信号的），所以两个通讯设备之间需要约定好波特率，即每个码元的长度，以便对信号进行解码，图19_6中用虚线分开的每一格就是代表一个码元。常见的波特率为4800、9600、115200等。

18.1.2.2

通讯的起始和停止信号

串口通讯的一个数据包从起始信号开始，直到停止信号结束。数据包的起始信号由一个逻辑0的数据位表示，而数据包的停止信号可由0.5、1、1.5或2个逻辑1的数据位表示，只要双方约定一致即可。

18.1.2.3

有效数据

在数据包的起始位之后紧接着的就是要传输的主体数据内容，也称为有效数据，有效数据的长度常被约定为5、6、7或8位长。

18.1.2.4

数据校验

在有效数据之后，有一个可选的数据校验位。由于数据通信相对更容易受到外部干扰导致传输数据出现偏差，可以在传输过程加上校验位来解决这个问题。校验方法有奇校验（odd）、偶校验（even）、0校验（space）、1校验（mark）以及无校验（noparity）。

奇校验要求有效数据和校验位中“1”的个数为奇数，比如一个8位长的有效数据为：01101001，此时总共有4个“1”，为达到奇校验效果，校验位为“1”，最后传输的数据将是8位的有效数据加上1位的校验位总共9位。

偶校验与奇校验要求刚好相反，要求帧数据和校验位中“1”的个数为偶数，比如数据帧：11001010，此时数据帧“1”的个数为4个，所以偶校验位为“0”。

0校验是不管有效数据中的内容是什么，校验位总为“0”，1校验是校验位总为“1”。

18.2

SCI简介

SCI（Serial Communications Interface），意为串行通信接口，是相对与并行通信的概念，是串行通信技术的一种总称，包括了UART，SPI等串行通信技术。RA6M5的SCI模块是一个有10个通道的异步/同步串行接口，RA4M2有6个通道，RA2L1有5个通道。

SCI模块包含如下功能（根据具体型号有所不同）：

UART

8位时钟同步接口

简易IIC（只能用作主机）

简易SPI

智能卡接口（符合ISO/IEC 7816-3国际标准）

曼彻斯特接口

增强的串行接口

另外，RA6M5的SCI0、SCI3~SCI9有独立的FIFO缓冲区；RA4M2的SCI0、SCI3、SCI4、SCI9有独立的FIFO缓冲区；RA2L1仅SCI0有独立的FIFO缓冲区。

18.3

SCI的结构框图

以RA6M5为例，SCI的结构框图如下图所示。接下来我们大致地研究一下它的结构和功能。

18.3.1

功能引脚

见图中标注①处。

RXDn/SCLn/MISOn：

RXDn：UART接收数据输入。

SCLn：I2C时钟信号输入或输出。

MISOn：SPI主机信号输入，从机信号输出。

TXDn/SDAn/MOSIn：

TXDn：UART发送数据输出。

SDAn：I2C数据输入或输出。

MOSIn：SPI从机信号输入，主机信号输出。

SSn/CTSn_RTSn：

SSn：片选信号输入，低电平有效。

CTSn_RTSn：清除以发送（Clear to Send）或请求以发送（Request to Send）。低电平有效。如果使能RTS流控制，当UART接收器准备好接收新数据时就会将RTS变成低电平；当接收寄存器已满时，RTS将被设置为高电平。如果使能CTS流控制，发送器在发送下一帧数据之前会检测CTS引脚，如果为低电平，表示可以发送数据，如果为高电平则在发送完当前数据帧之后停止发送，该引脚只适用于硬件流控制。

CTSn（n = 0，3 to 9）：

清除以发送（Clear to Send），适用于硬件流控制。

SCKn：

时钟输出或输入引脚，适用于同步通信。

18.3.2

发送和接收控制

见图中标注②处。

通信模式和通信参数设置。

FIFO模式设置。

波特率生成器的时钟输入选择。

18.3.3

数据寄存器和移位寄存器

见图中标注③处。

RSR接收移位寄存器将RXDn引脚接收到的串行数据转为并行数据。当接收到一帧数据，数据会被自动传入RDR/RDRHL或FRDRHL寄存器（在FIFO模式下），并允许RSR继续接收更多数据，CPU无法直接访问RSR。

TSR传输移位寄存器用于传输串行数据。要进行数据传输，SCI首先自动将数据从TDR/TDRHL或FTDRHL寄存器（在FIFO模式下）传入到TSR中，然后将数据发送到TXDn引脚，CPU无法直接访问TSR。

18.3.4

波特率发生器

见图中标注④处。

用于控制波特率，具体由BRR（Bit Rate Rigister），MDDR（Modulation Duty Register）和SMR（Serial Mode Register）寄存器控制。SMR在这里对波特率生成器的输入时钟进行选择，可以选择PCLK，PCLK/4，PCLK/16，PCLK/64，即PCLK/4n（n=0-3）。