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关于AXI4-Stream协议总结分享

FPGA之家 来源:FPGA之家 作者:FPGA之家 2022-06-23 10:08 次阅读
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AXI4-Stream去掉了地址项,允许无限制的数据突发传输规模;

fc6639f6-f290-11ec-ba43-dac502259ad0.png

二、握手机

只有当VALID和READY同时为高时,才能进行传输。

VALID和READY信号的先后顺序有一下三种形式:

fc785b22-f290-11ec-ba43-dac502259ad0.jpg

2.1VALID早于READY信号

fc81211c-f290-11ec-ba43-dac502259ad0.jpg

2.2READY信号早于VALID信号

fc8aa034-f290-11ec-ba43-dac502259ad0.jpg

2.3 VALID信号与READY信号同时

三、基本事务

AXI4-Stream跟AXI4的区别就是AXI4-Stream去除了地址线,这样就不涉及读写数据的概念了,只有简单的发送与接收说法,减少了延时。由于AXI4-Stream协议(amba4_axi4_stream_v1_0_protocol_spec.pdf)没有时序图,因此,我使用XILINX公司的产品指导手册(pg007_srio_gen2_v3_1.pdf)里的一个时序图来演示AXI4-Stream各个信号的关系。如下图所示:

fc970ec8-f290-11ec-ba43-dac502259ad0.jpg

上图中,tready信号一直处于高电平,表示从设备做好了接收数据准备。tvalid变为高电平的同时,tdata、tkeep、tuser也同时进行发送。在tdata最后一个字节数据时,tlast发送一个高电平脉冲。数据发送完成后,tvalid变为低电平。这样一次传输就完成了。

审核编辑 :李倩

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原文标题:AXI4-Stream协议总结

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

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