ADC中采样技术的信号链设计挑战

模数转换器（ADC）中的采样可能会引起混叠和电容反冲问题，为了解决这些问题，设计人员会在电路中使用滤波器和驱动放大器，但同时也会给在中等带宽应用领域中实现精确的直流和交流性能带来挑战，设计人员可能最终为此牺牲系统目标。

本文将会从采样技术的基础知识说起，重温模数转换的基本运作方式，并帮助大家理解现实中会遇到的问题。在接下来的后一篇文章中，我们会进一步介绍如何通过连续时间Σ-Δ ADC简化信号链，有效地解决采样中遇到的问题。

采样基础

数据数字化涉及采样和量化这两个基本过程，如图1所示。采样是第一步，其是使用采样频率fS将连续时间变化的模拟信号x（t）转换为离散时间信号x（n）。结果得出平均间隔的信号为1/ TS（fS = 1/ TS）。

图1：数据采样 （图片来源： ADI）

第二步是量化，即将这些离散时间样本的值估算为一个有限的可能值，并以数字代码表示，如图1所示。量化为一组有限值会导致数字化错误，称为量化噪声。

采样过程也会导致混叠。在混叠中，我们会看到输入信号折返及其在采样与保持时钟频率周围出现谐波。奈奎斯特准则要求采样频率必须至少是最高信号频率的两倍。如果采样频率小于最大模拟信号频率的两倍，将会发生称为混叠的现象。为了理解混叠在时域和频域中的含义，首先要考虑如图2所示采样的单信号正弦波的时域表示形式。

图2 ：混叠的时域表示 （图片来源： ADI）

在这个示例中，采样频率fS较模拟输入频率fa 仅略高，但不多于fa 两倍，因此不符合奈奎斯特准则。值得留意的是，实际样本的模式会产生较低的频率（等于fS -fa）的混叠正弦波。这种情况的相应频域表示如图3所示。

图3：混叠的频域表示 （图片来源： ADI）

奈奎斯特带宽定义为从直流到fS / 2的频谱。频谱被划分为无数个奈奎斯特区，每个区的宽度等于0.5fS。实际上，理想的采样器由ADC和FFT处理器来代替。FFT处理器仅提供从直流到fS/ 2的输出；即是出现在第一个奈奎斯特区域中的信号或混叠。

如果采用理想的脉冲采样器，在频率fS下对频率fa 的单频正弦波进行采样，如图1所示。另外假设fS 》2fa。采样器的频域输出显示，每一个fS倍频附近均会出现原始信号的混叠或镜像。也就是说，在|± K fS± fa | 的频率处，K = 1、2、3、4等。

之后，考虑在图3中第一个奈奎斯特区域之外的信号情况。信号频率仅略小于采样频率，与图2时域表示中所示的条件相对应。请注意，即使信号在第一个奈奎斯特区域之外，其镜像（或混叠）fS – fa 仍在该区内。回到图3，如果一个不想要的信号出现在fa 的任何镜像频率上，它也将会出现在fa上，从而在第一奈奎斯特区中产生一个杂散频率成分。

设计挑战

对于高性能应用，系统设计人员需要解决由采样过程引起的量化噪声、混叠和开关电容输入采样问题。工业应用中常见有两种类型的精密ADC，分别是逐次逼近寄存器（SAR）和Σ-Δ ADC，它们都是采用基于开关电容的采样技术设计的。

量化噪声

在理想的奈奎斯特 ADC中，ADC的LSB大小将决定在进行模数转换时添加到输入的量化噪声。该量化噪声分布在fS / 2的带宽范围内。为了解决量化噪声问题，可以考虑过采样技术，即以远高于奈奎斯特频率的速率对输入信号进行采样，以提高信噪比（SNR）和分辨率（ENOB）。在过采样中，使用采样频率为奈奎斯特频率（2 × fIN ）的N倍，因此必须使相同的量化噪声分布在N倍奈奎斯特频率范围内。这也放宽了对抗混叠滤波器的要求。过采样率（OSR）定义为fS/ 2 fIN ，其中fIN 是目标信号带宽。作为一般准则，对ADC进行四倍的过采样可以额外提供１位分辨率，或者增加6 dB的动态范围。增加过采样率将导致整体噪声降低，并增加动态范围（DR），过采样为ΔDR= 10log10 OSR，以dB为单位。

过采样在本质上与集成的数字滤波器和抽取功能一起使用和实现。Σ-Δ ADC中的基本过采样调制器对量化噪声进行整形，使其大部分出现在目标带宽之外，从而导致低频处的整体动态范围增大，如图4所示。然后，数字低通滤波器（LPF）然后滤除目标带宽以外的量化噪声，抽取器将输出数据速率降低，使其回落至奈奎斯特速率。

图4 ：过采样示例 （图片来源： ADI）

噪声整形是另一种减少量化噪声的技术。在Σ-Δ ADC中，在环路滤波器之后的环路内使用低分辨率量化器（一位至五位）。DAC用作反馈，从输入中减去量化信号。图5：噪声整形 （图片来源： ADI）

积分器持续将量化误差加起来，从而将量化噪声整形至更高频率，然后可以使用数字滤波器对其进行滤波。图6说明了典型Σ-Δ ADC输出x［n］的功率谱密度（PSD）。噪声整形斜率取决于环路滤波器H（z）的阶数，每十倍频程为（20 × n）dB，其中n是环路滤波器的阶数。通过结合使用噪声整形和过采样，Σ-Δ ADC可实现带内高分辨率。带内带宽等于fODR / 2（ODR代表输出数据速率）。通过增加环路滤波器的阶数或增加过采样率，可以获得更高的分辨率。

混叠现象

为了在高性能的应用中消除混叠，使用更高阶的抗混叠滤波器来避免任何数量的混叠。抗混叠滤波器是一种低通滤波器，其带宽会限制输入信号，并确保信号中没有超出可以折返的目标带宽的频率分量。滤波器的性能将取决于带外信号与fS / 2的接近程度以及所需的衰减量。

对于SAR ADC，输入信号带宽和采样频率之间的差距并不大，因此我们需要一个更高阶滤波器，这会是一个更复杂、更高功率和更大失真的高阶滤波器设计。例如，如果200 kSPS采样速度SAR的输入带宽为100 kHz，则抗混叠滤波器将需要拒绝大于100 kHz的输入信号，以确保没有混叠。这需要使用非常高阶的滤波器。

如果选择400 kSPS的采样速度来降低滤波器的阶数，则需要抑制》 300 kHz的输入频率。增加采样速度将增加功率，如果想实现双倍速度，需要的功率也将增加一倍。由于采样频率远高于输入带宽，因此以功率为代价的进一步过采样将进一步降低抗混叠滤波器的要求。

在Σ-Δ ADC中，输入以更高的OSR进行过采样，由于采样频率远高于输入带宽，因而降低了抗混叠滤波器的要求。

图9显示SAR和离散时间Σ-Δ（DTSD）架构中抗混叠滤波器复杂度的程度。如果我们采用100 kHz的 -3dB输入帶宽在采样频率fS下实现102 dB衰减，则DTSD ADC将需要使用二阶抗混叠滤波器，而采用SAR ADC在fS下获得相同的衰减，则需要使用五阶滤波器。对于连续时间Σ-Δ（CTSD）ADC，衰减是固有的，因此我们不需要使用任何抗混叠滤波器。

图9 ：各种架构的抗混叠滤波器要求 （图片来源： ADI）

这些滤波器对系统设计人员来说可能是一道难题，它们必须优化这些滤波器的设计，以便在目标频带内提供衰减，并尽可能提供更高的抑制性能。它们还会给系统增加许多其他误差，例如失调、增益、相位误差和噪声，从而降低其性能。同样，高性能ADC本质是差分的，因此我们需要两倍数量的无源组件。为了在多通道应用中获得更好的相位匹配，信号链中的所有组件都必须匹配良好，即需要使用公差更严格的组件。

ADC选料上的考虑

工程师要选择一款合适的模数转换器（ADC），要了解转换器的关键参数项。如上文所述，它们包括「位数」、「采样率」或「输入数」的要求，转换「架构」的选择（SAR、三角积分…），甚至于「输入类型」的选项（单端、差分… ）等，以及参数项互相的影响或补充。如工程师手上能拥有一个能够概括大部份主要参数项的筛选列表，在筛选中还能清楚表达各选项在市场上的普遍程度，且能够灵活地加减筛选项，这一定会提升选料效率。

本文小结

本文中，我们首先重温了模数转换器的基础运作原理。接下来介绍了如何通过Σ-Δ ADC来简化信号链，有效地解决采样问题。这种方法，消除了对抗混叠滤波器和缓冲器的需求，并解决了信号链偏移误差和与其他组件相关的漂移问题。这些设计的好处包括：可缩小解决方案的尺寸，简化设计，并改善系统的相位匹配和整总体延迟。此外， Digi-Key官网中的「数据采集 - 模数转换器（ADC）」产品的参数筛选列表清晰易用，可以方便工程师快速完成ADC的选料。

责任编辑：haq