英特尔封装技术方面的规划

我们很多时候会将目光放在最新和最先进的技术节点上，因为它们被用来制造最密集，最快，最节能的处理器。但是正如我们在英特尔最近的2020年架构日期间提醒我们的那样，需要一系列晶体管设计来构建异构系统。

“没有一个晶体管在所有设计点上都是最佳的，”英特尔首席架构师Raja Koduri说。“要达到超高频率，高性能台式机CPU需要的晶体管与高性能集成GPU所需的晶体管完全不同。”

问题是，把处理内核，特定功能加速器，图形资源和I / O聚合到一起，然后将它们全部蚀刻到10nm的单片芯片上，这将使制造非常非常困难。但是，替代方案（将它们分开并连接在一起）则提出了自己的挑战。那么就需要封装方面的创新，通过改善密集电路与其所装电路板之间的接口来克服这些障碍。

早在2018年，英特尔就制定了一项计划，希望在不牺牲速度的情况下使小型设备协同工作。Koduri继续说道：“我们说，我们需要开发一种技术来将芯片（chip）和小芯片（chiplet）连接到一个封装中，以使其与单片SoC的性能，能效和成本相匹配”，“我们还说过，我们需要一个高密度互连路线图，以低功耗实现高带宽。”Koduri接着说。

在一个基于制程工艺技术来确定赢家和输家的行业中，创新的封装方法将成为计算霸主之争的力量倍增器。

关键点：

EMIB（Embedded Multi-die Interconnect Bridge ）使用嵌入在封装基板中的微小硅桥（ silicon bridges）来促进die到die的连接

高级接口总线（Advanced Interface Bus：AIB）是一种开源互连标准，用于在小芯片之间创建高带宽/低功耗连接

Foveros通过堆叠die将封装带到三维。其第一款基于Foveros的产品将面向笔记本电脑和智能手机之间的市场。

Co-EMIB和Omni-Directional Interface通过促进更大的灵活性，有望超越英特尔现有的封装技术进行扩展。

用EMIB克服单片芯片的成长烦恼

直到最近，如果你希望将异构die放在单个封装上以实现最佳性能，则可以将这些die放置在一块称为中介层的硅片上，并通过中介层进行布线以进行通信。硅通孔（TSV）（电连接）穿过中介层并进入基板，该基板形成了封装的底部。

业界将其称为2.5D封装。台积电（TSMC）早在2016年就用它制造了NVIDIA的Tesla P100加速器。一年之前，AMD在硅中介板上结合了大型GPU和4GB的高带宽内存（HBM）来创建Radeon R9 FuryX。。但这增加了固有的复杂性，降低了产量并增加了成本。

英特尔的EMIB旨在通过放弃interpose，而采用嵌入衬底层的微型硅桥来减轻2.5D封装的限制。桥上装有微型凸块，有助于die之间的连接。

英特尔工艺和产品集成总监Ramune Nagisetty表示：“当前一代的EMIB提供55微米的微型凸点间距，并且路线图可以达到36微米。” 将其与典型有机封装的100微米凸点间距进行比较，EMIB可以实现更高的凸点密度。

小型硅桥还比中介层便宜很多。Tesla P100和Radeon R9 Fury X是高价旗舰产品，而英特尔首款带有嵌入式桥的产品之一是Kaby Lake G，这是一个结合了第八代Core CPU和AMD Radeon RX Vega M图形的移动平台。基于Kaby Lake G的笔记本电脑无论如何都不算便宜。但是，他们证明了EMIB能够将异类芯片集成到一个封装中，从而巩固了宝贵的电路板空间，增强了性能并与分立组件相比降低了成本。

英特尔的Stratix 10 FPGA还采用EMIB将来自三个不同代工厂的I / O小芯片和HBM连接在一起，这些代工厂使用六个不同的技术节点制造，并封装在一个封装中。通过将收发器，I / O和内存与核心结构分离，英特尔可以为每个die选择晶体管设计。添加对CXL，更快的收发器或以太网的支持，就像换掉那些通过EMIB连接的模块化砖一样容易。

使用高级接口总线标准化芯片对芯片的集成

在小芯片可以混合和匹配之前，可重用的IP块必须知道如何通过标准化接口相互通信。对于Stratix 10 FPGA，英特尔的嵌入式桥接器在其核心结构和每个图块之间都带有高级接口总线（AIB）。

AIB旨在用类似主板通过PCI Express集成元件相似的方式在封装上实现模块化集成。但是，尽管PCIe通过很少的电线驱动非常高的速度，AIB利用EMIB的密度来创建一个宽的并行接口，该接口以较低的时钟速率运行，从而简化了发送和接收电路，同时仍然实现了非常低的延迟。

第一代AIB提供2 Gb / s有线信号传输，从而使英特尔能够实现异构集成以及单片SoC一样的性能。预计将于2021年推出的第二代版本将支持每条导线高达6.4 Gb / s的传输速度，凸点间距小至36微米，每位传输的功率更低以及与现有AIB实现的向后兼容性。

值得注意的是，AIB在封装方面是不可知的。尽管英特尔使用EMIB来连接，但台积电的晶圆上晶圆上芯片（CoWoS）技术也可以搭载AIB。

今年早些时候，英特尔成为由Linux基金会托管的接口，处理器和系统通用硬件联盟（CHIPS）联盟的成员，以贡献AIB许可证作为开源标准。当然，这个想法是为了鼓励行业采用，并促进配备AIB的小芯片库。

英特尔的Nagisetty说：“我们目前有10个来自多家供应商的基于AIB的设计正在生产中或正在点亮” “在不久的将来，生态系统合作伙伴（包括初创公司和大学研究小组）还会再提供10张图块。”

Foveros在第三维上提高密度

将SoC分解为可重用的IP块并将其与高密度桥接器水平集成是Intel计划利用制造效率并继续扩展性能的方法之一。根据公司的封装技术路线图，下一步要进行的工作涉及使用细间距的微型凸台将die彼此面对面地堆叠在一起。英特尔称之为Foveros的这种三维方法可缩短die之间的距离，并使用较少的功率移动数据。英特尔的EMIB技术的额定值为大约0.50 pJ /位，而Foveros的额定值为0.15 pJ /位。

与EMIB一样，Foveros允许英特尔为其堆栈的每一层选择最佳的处理技术。Foveros的第一个实现（代号为Lakefield）将处理核心，内存控制和图形塞入以10nm制造的芯片中。该小芯片位于基本芯片的顶部，该芯片包含您通常在平台控制器中枢中找到的功能（音频，存储，PCIe等），该功能以14nm低功耗工艺制造。

完整的Lakefield封装尺寸仅为12x12x1mm，可在笔记本电脑和智能手机之间实现新型设备。但是我们不希望Foveros仅服务于低功耗应用。在2019年HotChips问答环节中，英特尔研究员Wilfred Gomes 预测了该技术的未来普及性。他说：“我们设计Foveros的方式，它涵盖了整个计算范围，从最低端的设备到最高端的设备。”

微缩为我们提供了另一个需要考虑的变量

英特尔2020年架构日期间制定的封装路线图按互连密度（每平方毫米的微凸起数量）和功率效率（每传输的数据比特消耗的能量pJ）绘制了每种技术。除Foveros之外，英特尔还追求芯片上混合键合，以进一步推动这两个指标。期望达到超过10，000个凸块/mm²和小于0.05 pJ / bit。

但是先进的封装技术可以提供更高带宽和更低功耗之外的实用性。EMIB和Foveros的组合-被称为Co-EMIB-有望提供超越任何一种方法的扩展机会。尚无Co-EMIB的实际示例。但是，您可以想象大型有机程序包具有连接Fovoros堆栈的嵌入式桥，这些桥结合了加速器和内存以进行高性能计算。

英特尔的全向接口（ODI）通过彼此相邻地连接小芯片，连接垂直堆叠的小芯片并直接通过铜柱为堆叠中的顶部芯片供电，从而提供了更大的灵活性。这些支柱比Foveros堆叠中穿过基本芯片的TSV大，从而最大程度地降低了电阻并改善了功率输出。可以任意方向连接管芯并在较小的顶部堆叠较大的瓦片的自由度为Intel提供了迫切需要的布局灵活性。当然，在Foveros的功能基础上，这看起来是一项很有前途的技术。
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