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面板探测器SoC问题，解决方案
加利福尼亚州圣克拉拉 - 在验证，片上总线和验证等领域，片上系统（SoC）集成的重大障碍仍然存在根据本周DesignCon 2000展会小组讨论的参与者，混合信号设计。但是小组成员还提出了一些解决这些问题的内部和商业解决方案。

功能验证已经成为SoC设计的“巨大障碍”，安捷伦科技公司ASIC业务部经理Martin Scott说。尽管知识产权（IP）他说，重复使用设计时间，验证已经成为整个设计周期的更大比例。

斯科特说，安捷伦工程师面临的挑战包括从极其多样化的来源验证知识产权;不适用于系统测试平台的第三方模型和测试平台;验证环境之间缺乏互操作性;缺乏建模，通信，同步和错误报告的标准方法。

安捷伦提出了一个解决方案 - 一个模拟环境，位于Synopsys公司的Vera验证产品之上。 Scott简要描述了这种环境的好处，三位安捷伦工程师在DesignCon技术会议期间给出的论文中对此进行了更详细的讨论。

Scott表示，安捷伦的仿真环境允许使用可重复使用的元素快速创建测试平台。它允许在块和系统级别重用功能向量。它允许在各种仿真模型之间进行通信，并支持系统级分析和硬件/软件协同仿真。

IBM Microelectronics的SRAM和ASIC产品开发总监James Dickerson讨论了其他内部开发的SoC问题解决方案。他发现了几个关键障碍：缺乏标准接口，综合和时序收敛以及验证。

鉴于过多的总线架构，Dickerson认为所需要的是具有一致性测试的通用片上总线标准。虚拟套接字联盟（VSIA）正在研究“总线包装”概念，但Dickerson表示，这将缩短产品上市时间，并需要重新设计符合不同标准的内核接口。

IBM的解决方案是其CoreConnect总线架构，这是一种可以自由许可的开放标准。 Dickerson指出，它实际上支持两条基于PowerPC的总线 - 一种用于高数据带宽的高性能，低延迟总线，以及一种低速，低功耗的片上外设总线。

在验证领域，Dickerson指出，IBM开发了一种“测试操作系统”，可以安排系统级测试并支持特定于核心的测试应用程序。 IBM还开发了基于PowerPC 405的“Bondo”仿真芯片，以实现应用程序的快速原型设计。

快速原型制作主题由飞利浦半导体系统ASIC技术副总裁Bob Payne选择。他说，SoC设计的问题在于，有一个完美的功能规范，因此迫使“严格遵守模糊规范”。

因此需要花费数小时的实时操作才能知道SoC究竟能做些什么，Payne认为。但是，Quickturn模拟器需要100个小时来复制那个设计，他说，而基于周期的模拟器需要12年时间，基于时间的逻辑模拟器需要一千年。

“没有人会尝试数百万美元，但我们任务工程师开发了一百万个测试向量，”佩恩说。 “然后我们假设工程师知道他们在做什么。”他说，那百万个测试向量可能模拟50毫秒的实时操作。

Payne认为，解决方案在于“可配置和可扩展的平台架构”，它允许用户从参考设计开始，并根据需要修改或交换IP块。 Payne表示，将这种方法与基于硅的“台式”快速原型设计环境（如飞利浦的Velocity系统）相结合，工程师可以快速验证SoC并实现95％的离线成功概率。

德州仪器公司副总裁兼总监Dennis Buss表示，真正的SoC设计的最后一个前沿是模拟和混合信号世界。他说，即使是那些谈论设计SoC的人仍然是典型的将编解码器，闪存和电源管理等功能置于片外。然而，Buss指出，我们正进入一个通信和网络市场超越PC领域的时代，并带来对DSP和模拟电路的需求增加。

“模拟集成的挑战是如此之高，以至于很多人都说你做不到，”巴斯说。 “我说，等等 - 这个行业会。”但他说，需要一些创新的新设计技术才能完成所有工作。

在小组讨论的问答阶段，Buss对于将DRAM置于芯片上的前景并不乐观。 “我们所有的客户都想要嵌入式DRAM，但没有人购买它，”他说。由于客户不想为DRAM支付ASIC价格，并且由于工艺复杂性增加，Buss表示在大多数情况下片外DRAM仍将是解决方案。

Payne表示，快速原型设计可以预先证明硅中的混合信号接口。 “SoC也应该将混合信号填充到芯片上，”他说。 “飞利浦拥有丰富的模拟设计传统，我们将借鉴它。”

在回答有关第三方IP的另一个问题时，Payne指出，所有主要的半导体供应商都发现他们需要自己的IP资产组合。 “真的没有购物的模式，”他说。 “这更多的是根据具体情况增加你的投资组合。”