UltraRAM是存储技术方面的一项突破

UltraRAM 是 UltraScale +™ 系列中最新的存储器模块，能实现高达 500Mb 的总片上存储容量，相当于赛灵思 28nm FPGA 片上存储器容量的 6 倍。

传统的 FPGA 和 SoC 包含的片上存储器以 block RAM 和分布式 RAM 的形式存在。由于器件能以更高数据速率处理更多数据，因此越发需要将数据缓冲或存储在靠近处理器的位置。

UltraScale+ 系列中的新产品是一款容量更大的称为 UltraRAM 的灵活存储器模块。

UltraRAM 模块可级联在一起构成更大的片上存储器。在设计中使用 UltraRAM 很简单，因为赛灵思提供了所有必要工具，利用这些工具可以在设计中集成功能强大的最新模块。

缓冲与存储的需求增加

UltraScale+ ™ FPGA 和 MPSoC 能够传输和处理的数据比前一代器件多得多。最大的 Virtex®UltraScale+ FPGA（即 VU13P）包含 128 个数据速率高达 32.75Gb/s 的 GTY 收发器，以及超过 11,000个工作频率接近 900MHz 的 DSP Slice。这样可得到 8.4Tb/s 串行带宽和 21 TMAC/s 的信号处理速度，因此，片上存储器也需要实现同样的增长，以使系统能够有效地缓冲处理前进入的数据和处理后流出的数据。

到达（进入）UltraScale ™ FPGA 器件， block RAM 和分布式 RAM 可作为快速和高效的片上存储器。为了成功处理数百兆位的数据，通常需要使用外部存储器，例如 DDR4、DDR3 或 RLDRAM3。

UltraScale+ 系列产品则采用一种新的存储方法。UltraRAM 是一种大容量、重量轻的存储器模块，使UltraScale+ 器件具备 500Mb 以上的高能效、低成本片上数据存储器，相当于赛灵思 28nm FPGA 片上存储器的 6 倍。

灵活的级联功能使得 UltraRAM 模块能够采用多种配置——既可单独使用，也可在器件中将所有模块连接在一起使用。这使得用户能够构建大小适合应用需求的存储器阵列，并省去一些 PCB 上的外部存储器组件，例如 QDR SRAM。

UltraRAM 细节与特性

赛灵思很多代的 FPGA 和 SoC 都采用分列架构，将不同资源列并排布置在一起。列的数量和高度直接决定 FPGA 或 SoC 的尺寸和容量。

大多数 Kintex® UltraScale+ 和 Zynq® UltraScale+ 器件都包含一列 UltraRAM ；高端 Virtex UltraScale+FPGA 则包含多达 5 列 UltraRAM。UltraRAM 可在设计中作为单个 288Kb 存储器，或者连接在一起构成更大的 RAM 阵列。相同列中的所有 UltraRAM 都可连接在一起，通过专用的级联路由传送地址、数据和控制信号。在 Kintex UltraScale+ 和 Zynq UltraScale+ 器件中，级联得到的 RAM 阵列可高达36Mb，在 Virtex UltraScale+ 器件中可达到 22.5Mb。Virtex UltraScale+ 系列中，所有 UltraRAM 列都可通过光纤路由连接在一起，在最大器件中可构成容量达 360Mb 的存储器阵列。

每个 UltraRAM 模块都是一个双端口同步 288Kb RAM，采用深度为 4,096、宽度为 72 位的固定配置。端口 A 和端口 B 共享相同时钟信号。在外部时钟的单个周期内，端口 A 操作总是在端口 B 操作之前完成。每个端口在每个时钟周期都可独立执行一个读操作或一个写操作。当两个端口在相同时钟周期内以相同地址（即地址冲突）执行写操作时，端口 B 的写操作有效，因为端口 A 上的写操作被覆盖。当端口 A 执行读操作，而端口 B 以相同地址执行写操作时，端口 A 获得存储器阵列中的旧数据，然后端口 B 上的新数据被写到存储器阵列。当端口 A 执行写操作，端口 B 执行读操作时，端口 A 上的新数据被写入存储器阵列，新数据也被读到端口 B。对于每个端口，当执行写操作时，该端口的读输出不变，保持之前的值。

每个 UltraRAM 存储器阵列的内容都被每个端口上的汉明码单误差校正双误差检测 (SECDED) ECC码保护，以确保数据完整性。启动 ECC 后，UltraRAM 提供 64 位宽的被保护数据字。UltraRAM 的SECDED ECC 代码与 block RAM 的兼容。这样可实现端到端数据保护方案，即在一个存储器输入端进行编码的数据，在下游存储器输出端对其进行解码之前，可在多个流水线级、存储器类型和 / 或逻辑上保持受保护状态。

UltraRAM 每两个端口包含多达四个流水线级，并可针对 1-4 个时钟周期的时延进行配置。当通过级联UltraRAM 搭建较大的 RAM 阵列时，时延取决于所用 UltraRAM 的数量（即阵列的大小以及目标工作频率）。