DDR互连仿真解决方案

前言

DDR是当前最常用的存储器设计技术之一，其高速、低功耗的特性满足了众多消费者的需求。随着传输速度的加快，DDR的设计和验证难度呈指数上升。对于硬件设计人员来讲，DDR的高速率非常容易引起一系列信号完整性问题，引发包括时序冲突、协议背离、时钟抖动以及由其他总线引发的错误等其它问题。

下一代DDR解决方案必须支持高可靠的信号完整性和电源完整性、更低损耗、更低噪声、更低能耗。如何应对新的DDR5引入的一系列挑战?如何实现DDR系统高速互连仿真?有没有一种可靠的方法，降低验证成本，在投板前提前规避风险，从而加快产品上市的进程?

DDR市场概况

存储器件在计算机、服务器、汽车与消费电子产品上可谓无所不在。其中 DDR SDRAM(双数据率同步动态随机存取存储器)是最常用的存储器技术。DRAM 按照产品分类主要分为DDR、LPDDR(低功耗)和GDDR。其中，DDR使用最广，主要应用于服务器和PC端;LPDDR主要应用于手机端;GDDR的主要应用领域为图像处理领域。

数据时代、云计算市场的快速发展，带动服务器与存储市场的加速崛起。预计2022年全球DRAM市场的总收入可达到915.4亿美元。随着产品标准的更新，从DDR1到DDR5，能耗越来越低，传输速度越来越快、存储容量也越来越大。2021年，基于DDR5的模组已在服务器、PC 等下游应用中投入使用。

DDR互连仿真的挑战

1.集成异构封装的电磁场求解难度加大

高速计算的需求推动先进的封装和集成技术来实现更高的存储密度，从而减少计算与存储之间的延迟以满足高性能计算需求。异构集成的引入对设计人员提出了更高的技术挑战，封装结构从常规的FilpChip、Wirebond升级到3DIC，此时的3D场分布复杂化，大量高速内存互连线需要强大的三维全波电磁仿真引擎进行快速分析。传统RC提取工具已无法满足精度要求，主流电磁仿真引擎工具又无法解决芯片纳米级到封装厘米级的跨尺度仿真问题，同时异构集成带来的超大规模仿真问题也更加明显。

2.并行接口引入复杂的串扰风险

DDR是典型的源同步时钟，其信号引脚主要有差分时钟、时钟使能、片选、地址、数据、数据选通等。多组数据、地址等信号在封装、过孔位置互相耦合，相互之间的串扰信号综合叠加在每一根信号线上。从传输路径来分析，当频率增大后，传输线和过孔的寄生效应变得异常复杂，寄生电感值、电容值必须要依赖3D建模来求解。DDR信号数量多，且走线密集，随着信号速率的增加，传输线之间的串扰也会随之增加。DDR颗粒的引脚布局特点常常使得多个信号临近只有一个GND引脚，这些信号共用同一个返回路径，进一步增加了相互串扰的风险。由于数据信号码型和传输相位的不停变化，DDR上的串扰信号随时都在发生变化，如果依赖测量仅可以得到某一特定时刻的波形数据，这难以评估最恶劣情况的信号波形。

3.抖动、码间干扰(ISI)导致时序裕量降低

抖动可以分为随机抖动(Rj)和确定性抖动(Dj)，随机抖动的来源主要是热噪声、电噪声等，与器件半导体特性和供电噪声都有关联;确定性抖动的来源包含开关电源噪声、串扰、反射、电磁干扰等，与电路设计有关，传输线路的阻抗不连续、过孔残桩引入的反射、开关电源耦合在信号上的干扰都是确定性抖动过大的因素。随着数据速率的提高，数据位宽已经小于300ps，抖动(Jitter)的大小相对于单位位宽变得无法忽视。如何通过仿真优化，提前识别芯片和通道引起的抖动噪声，成为未来DDR设计的难题。

为了满足更高容量、更多功能特性，控制器通常会集成复杂的功能模块，这直接导致DDR布线复杂化，链路长度达到5inch，甚至更长。随着频率增高，传输线的损耗随之增大，信号的衰减和码间干扰影响变得更加严重，导致BGA管脚位置的眼图基本闭合，无法依赖测量获取眼高和眼宽数据。DDR5标准引入了可调节的增益和数字反馈均衡来抑制码间干扰对相邻Bit位的影响。与SerDes的DFE不同，DDR数据信号通过时钟信号采样，这就需要改进新的仿真技术去适配。如何确定最优的均衡、加重参数?如何衡量闭合眼图的DDR数据信号可靠性?成为DDR设计即将面临的新问题。

4.电源噪声恶化DRAM传输可靠性

DDR5 传输速率达到6.4Gbps，工作电压从1.2V降低到1.1V。低压大电流应用下，芯片的电源纹波很难通过经验数据来做控制。封装结构复杂化，硅基材料的DC压降增大，供电网络(PDN)的电阻特性都直接影响电源的滤波性能。DDR 在运行状态下，快速地切换电流将会使电源层和接地层上与频率相关的电抗阻抗发生相互作用，引起高频的电源噪声，影响控制器的驱动电流，引起幅度和时间抖动，导致信号眼图趋于闭合。采用最低代价的电源滤波网络设计方案来抑制电源噪声，成为DDR可靠运行的关键。

综上所述，在DDR互连设计中我们将面临“集成异构封装的电磁场求解难度加大;并行接口引入严重的串扰风险;抖动、码间干扰(ISI)导致时序裕量降低;电源噪声恶化DRAM传输可靠性”等诸多挑战。接下来，我们将为您介绍芯和DDR互连仿真解决方案是如何应对上述难题的。

芯和DDR互连仿真解决方案

在DDR设计流程中，设计者通过前仿真、后仿真、仿真确认与测试验证四个阶段，保证DDR设计的可靠性。

1)在前仿真阶段，主要确定DDR的预布线方案，通常需要确定DDR的颗粒选型和链路拓扑结构，制定PCB设计规则。芯和的ViaExpert工具可以便捷的实现BGA管脚、连接器、耦合电容等区域的过孔优化。通过芯和的ChannelExpert工具将DDR的控制器、颗粒IBIS模型与预估的链路无源模型级联到一起，进行DDR信号波形的前仿真评估。

2)在后仿真阶段，主要确认版图Layout设计的合理性。将PCB的版图文件导入到芯和的HermesPSI工具，创建3D模型，提取版图的频域S参数，分析链路的插损、串扰、阻抗一致性等问题。

3)在仿真确认阶段，将这些S参数与DDR控制器和颗粒的IBIS模型组合在一起，采用统计、瞬态等方法分析DDR的时序裕量、眼图等，确定DDR设计是否满足芯片的要求。

4)在测试验证阶段，为了保证后续量产的可靠性，不仅需要测试DDR的功能特性，对无源通道的插损、回损、阻抗的测试验证也必不可少。设计者可以结合SnpExpert工具分析DDR协议的一致程度，也可以通过时域仿真确定控制器和颗粒最佳的均衡(EQ)参数配置。

图1：DDR的SI和PI综合解决方案

1. 如何快速提取DDR通道参数

在DDR相关的封装和PCB设计阶段，设计者需要抽取版图的参数确认设计的合理性。复杂的版图结构，经常会引起阻抗一致性、串扰隔离度增大等问题。现代高频设计越来越受空间限制，封装变得越来越复杂。电路板为了实现低成本，通常选择便宜的板材，较低的层数，导致DDR通道余量降低。这些，都需要精确分析IC、封装、电路板互连之间的寄生相互作用。

如何通过芯和仿真工具快速提取DDR通道参数?芯和半导体针对控制器封装和印制板两种场景，提供了三维电磁提取频域参数的仿真工具。

Metis 是一款应用于先进封装联合仿真的EDA平台，它提供了便捷的芯片设计工具与封装设计工具集成工程，通过简单的模型配置，结合针对特性模型优化算法来快速精准地完成仿真求解;Metis内嵌的三维全波高精度电磁仿真可以完全满足异构集成中高速应用精度要求，并可以跨尺度仿真。

图2：HBM 2.5D封装参数提取仿真案例

板级DDR的数据、地址信号接口数量庞大，采用常规的有限元分析，通常效率低下。此时，可以采用Hermes PSI集成的信号拓扑提取和快速版图参数提取功能，提取版图的S参数，分析插损、回损、阻抗的波形，并实现与DDR协议标准的比对;进一步检查PCB无源通路设计的合理性，优化版图布线，确定延迟和拓扑结构。Hermes PSI简化了PCB和封装版图导入的流程，通过简单设置需要提取的DDR通道网络名，用户就可以快速抽取多根DDR信号线的频域参数。相比有限元分析工具，Hermes PSI提取效率更高，对于一个8bit的DDR总线，可以将仿真时间从半天减少为1个多小时。

图3：DDR板级参数提取仿真案例

2. 如何精准实现DDR時域分析

DDR4总线设计需要充分考虑从发送端、过孔、连接器以及传输线到接收端整个完整的通信链路，不仅仅是链路的频域特性，也需要结合芯片和颗粒的IBIS模型、AMI模型、传输线模型和S参数等进行精确的时域仿真分析，从而判断时序裕量和信号延迟等问题。传统的SPICE时域仿真方法，通常需要配置多端口的码型、时序等，在多端口情况下的S参数和传输线级联的精度，信号间的相位影响很难控制。传统的DDR时域仿真，需要将多片颗粒的多根信号线，一根根的连接到一起创建原理图拓扑结构，做进一步的时域仿真。复杂的数据、地址网络结构，很容易导致设计错乱，也不便于后续的模型检查。

如何通过芯和仿真工具实现DDR4的时域仿真分析，以及恶劣应用情况时的误码率下的眼图分析?ChannelExpert实现了多种方式的DDR仿真流程，简化DDR的仿真操作。

如下是基于DDR BUS总线的时序仿真分析流程，该流程简化了DDR多端口的网络链接，通过简洁总线形式，引导工程师完成DDR总线拓扑搭建和仿真。

图4：基于DDR BUS的时域仿真方案

同时，设计者也可以通过内置的位宽为8bit的组件模块完成对DDR数据通道的快速评估，这里以一组8 bit DDR总线仿真作为PDA模拟的例子做介绍。

图5：基于8-BIT BUS的时域仿真方案

DDR仿真中，比较多的应用场合，设计者会把版图和时域波形仿真分析放在一起来仿真。

对于DDR2、DDR3速率通常在几百兆Hz，重点关注链路的拓扑结构，传输线和过孔采用等效模型来建模的方式可以缩短仿真时间，提升仿真效率。此时可通过Hermes PSI的拓扑参数抽取功能，获取链路的拓扑信息和RLGC寄生参数。与ChannelExpert工具协同快速完成版图和时域仿真分析。

对于DDR4以上的应用场合，通常应用速率会达到2GHz以上。传输线的参考面，相邻走线串扰，孔的延迟等特性需要精确分析，此时可以通过Hermes PSI 频域参数抽取功能，实现无源通路的S参数提取，并与ChannelExpert工具协同快速完成版图和时域仿真分析。

图6：PCB版图协同仿真分析

3.基于PDA算法的快速恶劣场景评估

在越来越多的场合中，设计者需要用到眼图轮廓来进行信号质量好坏的判决。除了SerDes需要做眼图分析之外，高速的DDR、HBM等并行总线也需要采用内眼图轮廓线的描述方法来衡量信号的时序裕量和电平门限。DDR時域波形仿真通常需要用到瞬态、统计等分析方法。DDR互连总线上，芯片Buffer呈现高度非线性，数万个晶体管同时开关，严重影响驱动器的时序。根据DDR4的低误码率要求，以及DDR5上增加了均衡器(FFE、DFE)的要求，需要同时对几十根数据、时钟、地址多路信道同时分析眼图的影响。采用常规的分析方法是很难实现的。

芯和在DDR仿真中引入了PDA(峰值失真分析)算法。根据通道的阶跃响应，来计算worst case下的码型，快速获取最差的内眼轮廓线。相比瞬态和统计两种方法，PDA算法可以明显减少仿真运算量。

图7：基于PDA的DDR总线仿真方法

4.结合电源噪声的DDR总线的SSN仿真

芯和提供了一款面向电子产品进行电源完整性分析、信号与电源协同分析、电热协同分析的工具Hermes PSI。用户在这款工具中可以导入板级和封装设计文件，实现Die到电源模块端到端的电源完整性频域AC阻抗分析、DC压降分析、时域纹波噪声分析。通过Hermes PSI提取出DDR供电网络的PDN参数，封装PDN参数等，设计者结合DDR翻转工作状态下的电流曲线模型加载到DDR时域仿真拓扑上去。通过时域仿真分析，得到最恶劣情况下的眼图裕量。下面的眼图数据，就是合入了电源噪声的仿真眼图，可以明显看到抖动增大。

图8：芯和DDR总线SSN仿真解决方案

总结

本文介绍了DDR总线互连仿真面临的多重挑战，包括集成异构封装的电磁场求解难度加大;并行接口引入严重的串扰风险;抖动、码间干扰(ISI)导致时序裕量降低;电源噪声恶化DRAM传输可靠性。芯和半导体的DDR互连仿真解决方案可以很好的应对这些设计中面临的挑战：通过版图参数提取快速获取DDR通道频域参数，分析损耗、阻抗、串扰等问题;结合瞬态、统计、PDA算法提前预判worst case的码型和内眼图，评估系统设计风险;通过协同电源和信号的SSN仿真功能，降低电源噪声引入的信号劣化风险。帮助设计者降低了设计冗余，规避潜在的风险，缩短了产品开发周期。

审核编辑：汤梓红