电荷泵和滤波器 - 基于PLL技术的电源管理设计

　　电荷泵和滤波器

　　电荷泵将鉴相器误差电压转换为电流脉冲，并通过PLL环路滤波器进行积分和平滑处理。电荷泵通常可在最多低于其电源电压（VP）0.5 V的电压下工作。例如，如果最大电荷泵电源为5.5 V,那么电荷泵只能在最高5 V输出电压下工作。如果VCO需要更高的调谐电压，则通常需要有源滤波器。有关实际PLL的有用信息和参考设计，请参见电路笔记CN-0174,5,处理高压的方式请参见利用高压VCO设计高性能锁相环，"6该文章发表于模拟对话第43卷第4期（2009）。有源滤波器的替代方案是使用PLL和针对更高电压设计的电荷泵，例如ADF4150HV ADF4150HV可使用高达30 V的电荷泵电压工作，从而在许多情况中省去了有源滤波器。

　　电荷泵的低功耗使其看似颇具吸引力，可使用升压转换器从较低的电源电压产生高电荷泵电压，然而与此类DC-DC转换器相关的开关频率纹波可能在VCO的输出端产生干扰杂散音。高PLL杂散可能造成发射机发射屏蔽测试失败，或者降低接收机系统内的灵敏度和带外阻塞性能。为帮助指导转换器纹波的规格，使用图6的测量设置针对各种PLL环路带宽获得全面电源抑制曲线图与频率的关系。

图6.测量电荷泵电源抑制的设置

　　17.4 mV （–22 dBm）的纹波信号经交流耦合至电源电压，并在频率范围内进行扫描。在每一频率下测量杂散水平，并根据–22dBm输入与杂散输出电平间的差异（以dB表示）计算PSR.留在适当位置的0.1 μF和1 nF电荷泵电源去耦电容为耦合信号提供一定衰减，因此发生器处的信号电平增加，直至在各频率点下引脚上直接测得17.4 mV.结果如图7所示。

　　在PLL环路带宽内，随着频率增加，电源抑制最初变差。随着频率接近PLL环路带宽，纹波频率以类似于基准噪声的方式衰减，PSR改善。该曲线图显示，需要具有较高开关频率（理想情况下大于1 MHz）的升压转换器，以便尽可能降低开关杂散。另外，PLL环路带宽应尽可能降至最低。

　　1.3 MHz时， ADP1613就是一款合适的升压转换器。如果将PLL环路带宽设置为10 kHz,PSR可能达到大约90 dB;环路带宽为80 kHz时，PSR为50 dB.首先解决PLL杂散水平要求后，可以回头决定升压转换器输出所需的纹波电平。例如，如果PLL需要小于–80 dBm的杂散，且PSR为50 dB,则电荷泵电源输入端的纹波功率需小–30 dBm,即20 mV p-p.如果在电荷泵电源引脚附近放置足够的去耦电容，上述水平的纹波电压可使用纹波滤波器轻松实现。例如，100 nF去耦电容在1.3MHz时可提供20 dB以上的纹波衰减。应小心使用具有适当电压额定值的电容；例如，如果升压转换器产生18 V电源，应使用具有20V或更高额定值的电容。

图7.ADF4150HF电荷泵电源抑制曲线图

　　使用基于Excel的设计工具ADP161x.可以简化升压转换器和纹波滤波器的设计。图8显示用于5 V输入至20 V输出设计的用户输入。为将转换器级输出端的电压纹波降至最低，该设计选择噪声滤波器选项，并将VOUT纹波场设定为最小值。高压电荷泵的功耗为2 mA（最大值），因此OUT 为10 mA以提供裕量。该设计使用20 kHz的PLL环路带宽，通过ADF4150HV评估板进行测试。根据图7,可能获得约70dB的PSR.由于PSR极佳，此设置未在VCO输出端呈现明显的开关杂散（< –110 dBm），即使是在省去噪声滤波器时。

图8.ADP1613升压转换器EXCEL设计工具

　　作为最终实验，将高压电荷泵的PSR与有源滤波器（目前用于产生高VCO调谐电压的最常见拓扑结构）进行比较。为执行测量，使用无源环路滤波器将幅度为1 V p-p的交流信号注入ADF4150HV的电荷泵电源（VP）与图6的测量设置相同。后以有源滤波器代替相等带宽的无源滤波器，重复相同的测量。所用的有源滤波器为CPA_PPFFBP1型，如ADIsimPLL所述（图9）。

图9.ADlsimPLL中CPA_PPFFBP1滤波器设计的屏幕视图

　　为提供公平的比较，电荷泵和运算放大器电源引脚上的去耦相同，即10 μF、10 nF和10 pF电容并联。测量结果显示于图10中：与有源滤波器相比，高压电荷泵的开关杂散水平降低了40 dB至45 dB.利用高压电荷泵改善的杂散水平部分可解释为通过有源滤波器看到的环路滤波器衰减更小，其中注入的纹波在第一极点之后，而在无源滤波器中注入的纹波位于输入端

图10.有源环路滤波器与高压无源滤波器的电源纹波电平

　　最后一点：图1所示的第三电源电轨（分压器电源，AVDD/DVDD-与VCO和电荷泵电源相比具有较宽松的电源要求，因为PLL（AVDD）的RF部分通常是具有稳定带隙参考偏置电压的双极性ECL逻辑级，所以相对不受电源影响。另外，数字CMOS模块本质上对电源噪声具有更强的抵抗力。因此，建议选择（DVDD）能够满足此电轨电压和电流要求的中等性能LDO,并在所有电源引脚附近充分去耦；通常100 nF和10 pF并联就够了。

　　结束语

　　以上已讨论主要PLL模块的电源管理要求，并针对VCO和电荷泵电源推算出规格。ADI公司为电源管理和PLL IC提供多种设计支持工具，包括参考电路和解决方案，还有各种仿真工具，如ADIsimPLL和 ADIsimPower. 了解电源噪声和纹波对PLL性能的影响后，设计人员可以回头推算电源管理模块的规格，进而实现性能最佳的PLL设计。