Giga ADC的架构及优化输出杂散性能的主要措施

Giga ADC是TI推出的采样率大于1GHz的数据转换产品系列，主要应用于微波通信、卫星通信以及仪器仪表。本文介绍了Giga ADC的主要架构以及ADC输出杂散的成因分析，以及优化性能的主要措施。

1、Giga ADC架构及TI的Giga ADC

1.1 Giga ADC架构演进

Giga ADC目前已经广泛的应用于数据采集、仪器仪表、雷达和卫星通信系统；随着采样速率和精度的进一步提高，越来越多的无线通信厂商开始考虑使用Giga ADC实现真正的软件无线电。软件无线电不仅可以简化接收通道设计，同时可以方便不同平台的移植和升级，从而降低开发成本和周期。

Figure 1列出了在使用各种采样架构下，采样精度和采样速率之间关系。随着技术和工艺的发展，各种架构可以支持的采速率在不断的提升，但就目前的水平来看，要实现1Gpbs以上的采样率，必须采用Flash或者折叠（Folding）架构。

这主要是因为在其它架构中，都采用了反馈环路；这些反馈环路的传输延时限制了ADC速率的进一步提升。例如在pipeline中，每一级都有一个DAC，用于把本级的数据输出转换成模拟信号，反馈给本级的模拟输入，取差以后放大输出给下一级。类似的限制也存在于Subranging或者multi-step架构中，都需要一个反馈环路辅助判决。

另一方面，虽然目前业界最快的ADC架构是Flash架构，但一个N bit的flash ADC需要2N-1个比较器，当N=8时，比较器的数量将会非常庞大；而且随着转换精度的增加，后端的译码逻辑也会变得异常复杂；这些都会对芯片的体积和功耗造成很大的影响。

所以在TI的Giga ADC中，采用了折中的折叠（folding）架构。事实上，折叠是和flash类似的架构，不同的是，在折叠架构中，输入信号分别通过了粗分ADC和折叠电路+细分ADC；折叠电路的理想传输特性为三角状循环的折叠信号。以一个8bit ADC为例，粗分ADC输出3bit，细分ADC输出5bit。如Figure 2和Figure 3所示，折叠电路共折叠了8次，将满量程的输入范围等分为8段，分别对应3位粗分ADC转换产生的高位bit（MSB）；同时对上述折叠电路输出信号进行5位细化转换得到低位bit（LSB）；最后高、低位数字码合起来组成8位的数字输出。

对于一个8bit ADC，采用折叠电路架构所需要的比较器个数为

，

（m = 3，n = 5）；如果采用flash架构，则需要比较器的个数为。显而易见，采用折叠架构大大降低了比较器的个数。

1.2 TI Giga ADC产品介绍

TI在过去的十年当中，利用创新的ADC架构和工艺技术，不断的刷新业界Giga ADC的采样速率和转换精度，最新的产品已经可以达到5Gbps @ 7.6bit（LM97600）和4Gpbs @ 12bit（ADC12D2000RF）。Figure 4是目前TI全系列的Giga ADC产品：

2、TI Giga ADC架构介绍

本章节中将详细讨论Giga ADC的各个功能模块。在实际应用中，设计者一般都会采用Folding + interpolation + calibration的架构，用于进一步简化设计，降低功耗和提高精度。

上图是一个典型的folding-interpolation架构的Giga ADC框图。在这类ADC中，为了解决模拟输入端的匹配误差和输入偏置误差，集成了一个校准信号源，在不需要外部输入的情况下，实现芯片的前台校准，使芯片达到最大性能。除此之外，还包括输入的buffer，采保电路，folding interpolation电路以及比较器、encoder和LVDS输出电路。

2.1 Input mux

在Figure 5中可以看到，为了尽可能的把输入链路上所有器件包含到校准环路中，校准信号的输入开关加在了输入电路的最F前端。这对开关电路的线性和带宽提出了很高的要求。在TI的Giga ADC电路中，采用了constant Vgst NMOS pass-gate电路，这种电路不仅宽频带内导通电阻稳定不变，失真小，而且功耗低。

电路校准只在器件上电或者器件工作温度发生明显变化的时候才会发起，输入校准开关也只在这个时候才会导通。

2.2 Interleaved TH

在高速ADC设计中，为了达到更高的采样速率，采用了interleaved的架构，即一个模拟输入，输入到两个相同的ADC中，但这两个ADC的采样速率相同，相位相反；最后芯片的数字部分把两路ADC的输出信号重新整合，达到了相对于每路ADC两倍的采样速率。将采样保持电路放在第一级buffer之后，主要是因为这一级buffer降低了输入信号的负载和kickback噪声，方便宽带匹配；同时降低了采保电路的工作频率，使得采保电路和第二级buffer的设计和功耗大大简化。

需要注意的是，在interleaved架构中，两路采样保持电路和buffer的偏置和增益误差，以及两路采样时钟之间的相位误差，都会给整个ADC系统SNR带来很大的影响。在设计中，两路电路采用了完全镜像的设计，同时两路电路都在校准环路里，有效的降低了这些误差带来的性能恶化。

2.3 Preamplifier

预放大电路处于采保电路之后，比较器之前，包括第二级输入buffer，折叠内插电路等。预放大电路的主要功能包括输入信号的放大，以降低电路偏置误差对性能的影响；输入信号的折叠处理，将输入信号通过折叠电路分成若干部分，从而降低比较器的个数；通过内插电路增加信号过零点，减少折叠电路模块。

2.3.1 第二级输入buffer

第二级输入buffer的主要作用就是要把采保电路输出的伪差分信号通过差分放大器转换成真正的差分信号，以达到更好的电源抑制比和方便后级处理。第二级buffer输出的差分信号分成两路，一路输出给粗分转换电路，用于判决输入信号处于那一个折叠区；一路输出给细分转换电路，输出具体的转换数据。

2.3.2 折叠电路

Figure 8为一种实际折叠电路及其直流传输特性。Figure 8（a）中，输入信号Vin和5个量化参考电平Va、Vb、Vc、Vd和Vf；5个源极耦合对的漏极交替连接，通过负载电阻R1和R2的IV变换，形成一对5倍折叠（折叠率F = 5）的差分折叠信号Vo+与Vo-，如Figure 8（b）所示。Figure 8（b）中，直流传输特性上差分输出为零的点称为过零点。可见，除了过零点附近，实际折叠电路的传输特性存在着一定的非线性区域。为解决非线性区域上输入信号的量化问题，可采用两个具有一定相位差的折叠信号，如Figure 9所示。它们之间的相位差保证了各自的非线性区域相互错开。

当一个折叠输出信号不是在线性区域范围内时，另一个折叠输出信号恰好在线性区域内，反之亦然。这种方法可以推广到相位差更小的一组折叠信号的情况，以减小非线性区域的影响。直至，相邻折叠信号的过零点只相距一个量化单位（LSB）时，每个与折叠电路连接的比较器只需检出过零点。此时，折叠结构ADC不再要求折叠信号的线性区域范围，只要求过零点的精度。

在折叠电路设计中，一级折叠电路折叠率不宜过高，这主要是因为，如果一级折叠率过高，那么这么多输出通过长的走线连接到一起输出给下一级比较器，寄生电容对于后级的影响变得不可忽略。在TI的Giga ADC中，一般采用多级折叠电路级连的方式，例如，如果要实现一个折叠率为9的电路，采用了两级折叠级连，每级的折叠率是3，如Figure 10所示。

2.3.3 内插电路

直接利用折叠电路来产生所有2N个过零点，ADC的功耗与输入电容都很大。通常的解决办法是采用折叠－内插结构，如Figure 11所示。每两个折叠电路的输出之间连接一个插值电阻串，利用插值电阻的分压作用得到两个折叠电压信号之间的插值电压。每个插值节点作为输出，插值的数目称为内插率I；Figure 11是当I＝4的内插结果，两侧为原始的由折叠电路产生的折叠信号，夹在其间的3个信号是被节省的、由内插电路产生的折叠信号。这样，通过4倍的内插，每4个折叠信号可以节省3个折叠电路。

通过折叠内插电路的波形如下图所示：

2.3.4 平均电路

前面提到，影响电路精度的主要误差是差分信号的偏置误差。降低差分电路的偏置误差可以增加晶体管的面积。但由于在折叠电路中，偏置误差不仅仅来自于差分电路，折叠电路中其它饱和支路的输出电流也增加了整个电路的偏置误差，简单的增加电路晶体管面积并不能有效的降低误差。由于各个放大电路的偏置误差是不相关的，这里采用了迭代的技术，使某一输出节点的偏置误差不仅仅取决于本身放大电路，还和相邻其它并行放大电路输出有关，偏置误差通过放大电路输出的迭代而随机化，降低了整个电路的偏置误差。

2.4 校准电路

前面提到的各种设计电路有效的提高了ADC的线性性能和带宽，但在TI Giga ADC，仍然集成了校准电路，用以进一步优化ADC的性能。这部分校准电路包括27个高精度校准电压，采用轮询的方式依次输入到输入级的开关，并根据校准信号的输出结果通过DAC调整预放大电路的偏置电流，达到校准修正的结果。

通过Figure 5可以看到，输入级的MUX开关，采保电路，输入buffer的偏置误差以及折叠电路的偏置误差等包括在校准环路里，通过校准不仅仅提高了放大电路的线性，而且提高了系统在interleave模式下两路ADC之间的一致性，改善了系统的杂散性能。

3、Giga ADC杂散的分析

ADC应用中，输出的杂散信号决定了ADC的动态范围。在传统的流水线ADC中，起决定作用的主要是谐波杂散，即输入信号的二次、三次或更高次谐波混叠进入第一个Nyquist区。除此以外，Giga ADC的interleave架构带来了其它杂散。如前文说提到的，为了达到更高的采样速率，每路ADC实际包括两个子ADC，这两个子ADC工作在interleave模式下。在这种情况下，两路子ADC之间的失配将会产生新的杂散信号。总体来说，Giga ADC的杂散主要分为三类杂散信号：1）interleave杂散；2）固定频点杂散；3）和输入信号相关的杂散。

3.1 Interleave相关的杂散

Interleave模式，如Figure 7所示，就是相同的输入信号，输入到两个（或N个）采样率相同，但采样时钟相位相反（或相差2πN）的ADC中，从而达到采样率增倍的目的。但由于两路ADC不可能完全一致，存在一些失配，从而导致了一些输出杂散的生成。这些失配包括偏置误差、增益误差以及采样时钟的相位误差。

这里假定：

N：一路ADC中包含的子ADC个数

Fin：输入有用信号

Fnoise：输出的杂散信号

Fs：ADC采样时钟

3.1.1 输入偏置误差

假定ADC其它参数都是理想的，只考虑输入偏置误差。通过数学分析可以得到，输入偏置误差带来的杂散主要分布在

从Figure 13可以看出，输入偏置误差带来的杂散和输入信号的幅度和频率没有关系，从频域上看，均匀的分布在第一Nyquist区。由输入偏置带来的杂散固定的分布在公式一给出的各个频点。

3.1.2 输入增益误差

假定输入电路除增益误差以外，其它参数都是理想的，可以看出当输入信号幅度增大时，增益误差也随之变大。输出的误差信号类似于输入信号的一个调幅输出，可以得到，增益误差导致的杂散信号出现位置如下：

从分析可以看出，由于增益误差导致的输出杂散幅度和输入信号的频率无关，但和输入信号的幅度有关，输入信号幅度变大时，杂散幅度增加；反之亦然。

3.1.3 采样时钟的相位误差

如果两个或多个采样时钟之间存在相位误差（skew），同样会带来杂散。由于相位误差带来的误差最大出现在输入信号压摆率最大的地方，即过零点，即这类杂散类似于输入信号的调频输出。杂散信号出现的位置在：

采样时钟的相位误差和输入增益误差带来的杂散位置相同，但相位误差输出的杂散和输入频率有关，当输入频率越高，误差越大；而偏置误差和增益误差带来的杂散和输入频率无关。

3.2 固定频点杂散

相对于interleave杂散，固定频点杂散和输入信号的频点无关，主要取决与系统时钟，ADC及子ADC的采样时钟，数据输出的随路时钟以及系统中其他时钟源的耦合干扰。固定频点杂散因为位置固定，应用中很容易预判这些杂散，从而在系统设计中规避这些杂散存在的频点。

3.2.1 采样时钟杂散

如Figure 16所示，当四个ADC工作在interleave模式下，四个ADC的采样率都是Fclk，但相位相差90度，这样整个ADC通道的实际采样率为4Fclk；输出的频谱中，在Fclk频点处有一个固定的采样时钟杂散。这个主要是时钟的泄露，采样时钟从芯片内部或板上耦合到数据的输出。

3.2.2 数据输出的随路时钟

在Giga ADC中，数据的输出是并行LVDS总线；同时这些总线可以12 Demux或者Non-demux；在Non-demux，数据速率和采样速率是一致的；在Demux模式下，数据速率降低一倍，但数据总线增加一倍。同时，Giga ADC数据输出的随路时钟可以是DDR或SDR，如下图所示。在Demux和DDR同时使能的情况下，随路时钟DCLK只是采样时钟的14，这个时钟杂散可能出现在Fs4的地方。

3.3 和输入相关的杂散

前面提到，和输入相关的杂散主要是输入信号的奇偶次谐波混叠进入ADC的第一Nyquist区。这类杂散主要通过外部的抗混叠滤波器加以滤除以及信号输入端的匹配，差分两端的平衡来优化。这类杂散在传统的ADC中已经讨论很多，这里就不再赘述。

3.4 杂散信号的优化

为了达到最佳的输出杂散性能，在Giga ADC，主要采用了校准环路，来优化输入电路的偏置误差、增益误差。如下图所示，在校准前后，ADC的性能可以优化10dBc以上。

同时，当Giga ADC工作在DES mode，两路采样时钟间的skew对于Fs2-fin的杂散非常重要；芯片提供了两路采样时钟的skew调整功能，可以通过寄存器的配置来降低Fs2–fin的杂散，如下图所示。

除此之外，ADC的外部输入电路设计也需要尽量优化，确保两路差分电路的平衡一致，阻抗的匹配。Giga ADC提供了DESI，DESQ，DESIQ，DESCLKIQ等几种DES模式下输入结构；综合输入平坦度，插入损耗和最终的ADC性能测试结果，DESIQ模式的性能最佳，并且推荐采用多层Balun和以下的输入电路。