以下是I2C总线在PCB设计中的关键走线要求（中文版），按优先级排序：
1. 拓扑结构
- 总线型拓扑：SCL（时钟线）和SDA（数据线）必须并联所有设备（主/从设备），禁止星型或分叉结构。
- 最短路径：优先直线布线，减少总长度（低速模式建议≤200mm，高速模式≤100mm）。
2. 等长与并行
- 严格等长：SCL与SDA长度差控制在±5mm内（高速模式需±2mm）。
- 并行紧耦合：双线全程间距≤2倍线宽（推荐1.5倍），避免交叉或绕大弯。
3. 阻抗与线宽
- 阻抗匹配：单端阻抗建议50-70Ω，高速模式需仿真计算（与层叠结构相关）。
- 线宽推荐：
- 常规应用：0.15~0.3mm
- 高速/长距离：0.2~0.5mm（降低电阻影响）
4. 终端电阻
- 位置：仅放置在总线最远端（主设备对面末端）。
- 取值：根据上拉电压和总线电容计算（典型值1kΩ~4.7kΩ），需预留焊盘位置。
5. 抗干扰设计
- 远离干扰源：至少3倍线宽间距避开：
- 开关电源/晶振/高频信号
- 继电器/电机驱动
- 跨分割处理：禁止跨电源/地平面分割缝，必要时添加缝合电容。
6. 铺地与屏蔽
- 全程参考地平面：下方必须有完整地平面（GND）。
- 包地保护（可选）：
- 敏感环境可用地线包裹双线，地线间隔打地过孔（间距≤λ/10）。
- 禁止形成闭合地环路。
7. 高速模式（≥400kHz）附加要求
- 长度极限：总线总长≤100mm。
- 过孔限制：每根线过孔≤2个。
- 电容控制：总线总电容≤200pF（设备输入电容总和+走线电容）。
- 阻抗连续性：避免线宽突变，过孔做电容补偿。
8. 布局要点
- 上拉电阻靠近主控：放置在主设备I2C引脚附近。
- 去耦电容：每个I2C设备的VCC引脚添加100nF电容（靠近引脚）。
- 测试点预留：SCL/SDA末端预留测试焊盘（避免刺破线缆）。
关键错误规避
| 错误做法 | 正确方案 |
|---|---|
| 分支走线形成"Y"形 | 串联菊花链拓扑 |
| 终端电阻放主设备旁边 | 电阻移至总线物理最远端 |
| 长距离无参考地平面 | 确保下方完整地平面覆盖 |
| 双线间距忽大忽小 | 保持恒定间距（±10%误差内） |
设计验证建议
- 信号完整性仿真：针对高速模式使用SI工具检查上升时间/振铃。
- 实际测试：用示波器测量SCL/SDA上升沿（要求≤0.3*时钟周期）。
注：标准模式（100kHz）可适当放宽要求，但以上原则仍推荐遵守以确保鲁棒性。
遵循这些规则可有效避免I2C通信失败、时钟同步错误、数据冲突等典型问题，尤其在多设备或高速场景下至关重要。
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工商网监
