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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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FPGA开发与学习连载：Verilog设计经验谈

Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中...

2017-02-11 标签：FPGA Verilog 1.1k 0

Verilog的两个误区

Reg类型只在过程块中被赋值;而Net类型则在过程块外面被赋值或者驱动.

2017-02-11 标签：Verilog 2.5k 0

用Verilog语言实现奇数倍分频电路3分频、5分频、7分频 9

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时...

2017-02-11 标签：Verilog 分频电路 1.2万 0

Verilog设计中的一些避免犯错的小技巧

这是一个在设计中常犯的错误列表，这些错误常使得你的设计不可靠或速度较慢，为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。

2017-02-11 标签：FPGA Verilog 802 0

赛灵思Verilog(FPGA/CPLD)设计技巧

以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。

2017-02-11 标签：FPGA 赛灵思 Verilog 1.4k 0

基于verilog的FPGA编程经验总结

用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为...

2017-02-11 标签：FPGA verilog 1.7k 0

浅谈VHDL/Verilog的可综合性以及对初学者的一些建议

最近在写代码的时候总是在思考，我写的这个能被综合吗？总是不放心，或是写完了综合的时候出问题，被搞的非常烦恼，虽然看了一些书，比如对组合逻辑用阻塞赋值，时...

2017-02-11 标签：Verilog HDL VHDL 7.1k 1

针对赛灵思ISE工具的verilog编程经验小结

2017-02-11 标签：赛灵思 verilog ISE 4.1k 0

赛灵思公司提供的Verilog(FPGA/CPLD)设计小技巧

这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。

2017-02-11 标签：FPGA 赛灵思 Verilog 550 0

verilog语言实现任意分频

原文出自：分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法...

2017-02-11 标签：分频器 verilog 电子电路 1.5万 0

深入分析verilog阻塞和非阻塞赋值

学verilog 一个月了，在开发板上面写了很多代码，但是始终对一些问题理解的不够透彻，这里我们来写几个例子仿真出阻塞和非阻塞的区别

2017-02-11 标签：verilog 阻塞非阻塞 1.7k 0

cordic算法verilog实现（复杂版）

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_W...

2017-02-11 标签：verilog cordic 4.8k 0

cordic算法verilog实现（简单版）

cordic算法verilog实现（简单版）(转载）module cordic(clk, phi, cos, sin); parameter W = ...

2017-02-11 标签：verilog cordic 3.5k 0

按键消抖的原理和基于verilog的消抖设计

按键开关是各种电子设备不可或缺的人机接口。在实际应用中，很大一部分的按键是机械按键。在机械按键的触点闭合和断开时，都会产生抖动，为了保证系统能正确识别按...

2017-02-11 标签：verilog 2.4万 0

此通用电路可以实现任意奇数分频电路

最近正在准备找工作，由于是做FPGA开发，所以verilog实现技术分频电路是一道经常出现的题目，三分频，五分频电路等等；经过一下午时间总结出了一个通用...

2017-02-09 标签：FPGA verilog 分频电路 2.9k 0

Verilog HDL语言的文件调用问题：include使用方法介绍

本文简单介绍在使用Verilog HDL语言时文件的调用问题之include使用方法介绍及举例说明，详见本文...

2013-01-24 标签：Verilog 源代码预处理 7.4k 0

基于Verilog计算精度可调的整数除法器的设计

除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价...

2012-05-24 标签：Verilog 精度可调整数除法器 2.3k 0

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为防止静电积累所引起的人身电击、火灾和爆炸、电子器件失效和损坏，以及对生产的不良影响而采取的防范措施。其防范原则主要是抑制静电的产生，加速静电泄漏，进行静电中和等。
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