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FPGA之软件工具篇：PLL IP核的使用讲解

该篇不仅讲解了如何使用Quartus II软件、ModelSim和SignalTap II软件，还讲解了PLL、ROM、RAM和FIFO IP核的使用。...

2019-12-06 标签：fpga pll ip核 3.8k 0

如何设计和调试锁相环电路

许多工程师对如何选择参考频率感到困惑，但参考频率和输出频率阶跃之间的关系很简单。对于整数N分频PLL，输出频率阶跃等于鉴频鉴相器（PFD）输入端的频率，...

2023-01-30 标签：放大器 PLL VCO 3.7k 0

AT32F403A/407时钟配置指南

时钟是芯片正确高效运行的基础，正确的时钟配置是芯片能正确运行的必要条件，其重要性不言而喻。AT32各系列产品的时钟配置部分可能存在细微的差异和需要注意的...

2022-10-24 标签：pll 时钟 AT32 3.7k 0

同步降压型DC/DC控制器LTC3855的性能特点及应用范围

凌力尔特公司（Linear Technology Corporation）推出的双输出高效率（高达 95%）同步降压型 DC/DC 控制器 LT...

2020-11-11 标签：控制器凌力尔特 pll 3.7k 0

硬件电路设计之锁相环电路设计

锁相环是一种反馈系统，其中电压控制振荡器和相位比较器相互连接，使得振荡器频率(相位)可以准确跟踪施加的频率或相位调制信号的频率。锁相环可用来从固定的...

2023-11-30 标签：锁相环振荡器电路设计 3.6k 0

锁相环PLL的工作原理锁相环PLL应用领域

锁相环（Phase-Locked Loop，简称PLL）是一种电子电路，它能够自动调整输出信号的相位，使其与输入信号的相位同步。这种电路在电子工程领域有...

2024-11-06 标签：锁相环 pll 电子电路 3.6k 0

使用具有精密相位控制的超宽带PLL/VCO用硅代替YIG调谐振荡器

YIG晶球看起来像一个高Q LC电路，其谐振频率与外部施加的磁场成线性比例。振荡器由电流通过单圈环路调谐，通过GHz范围内的倍频程或更多倍频程。YIG调...

2023-02-03 标签：振荡器 pll VCO 3.5k 0

基于PE3240 PLL芯片实现L波段频率源的设计方案

PE3240是Peregrine公司最新生产的一种可在高达2.2GHz频段工作的分频次数可编程的数字锁相环芯片，正常工作状态下功耗低于0.6W。PE32...

2020-07-16 标签：芯片 pll 计数器 3.5k 0

时序约束实操

添加约束的目的是为了告诉FPGA你的设计指标及运行情况。在上面的生成约束之后，在Result àxx.sdc中提供约束参考（请注意该文件不能直接添加到工...

2024-04-28 标签：FPGA pll 时钟 3.5k 0

使用ADF4111频率合成器和VCO190-902T压控振荡器的实用PLL电路

锁相环是一种反馈系统，结合了压控振荡器和相位比较器，其连接方式使振荡器频率（或相位）精确跟踪施加的频率或相位调制信号的频率（或相位）。例如，锁相环可用于...

2023-01-30 标签：振荡器比较器 pll 3.5k 0

锁相环的基本组成、工作原理及应用

许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

2023-02-23 标签：锁相环滤波器振荡器 3.4k 0

驱动高压锁相环频率合成器电路的VCO

锁相环（PLL）电路是一种反馈系统，它结合了压控振荡器（VCO）和鉴相器，使振荡器信号以正确的频率和相位跟踪施加的频率或相位调制信号。当需要从固定的低频...

2022-12-20 标签：滤波器振荡器 pll 3.4k 0

DFT如何产生PLL 测试pattern

DFT PLL向量，ATE怎么用？自动测试设备（ATE）对PLL（锁相环）进行测试时，我们首先要明白PLL在系统级芯片（SoC）中的重要性。它是SoC...

2023-10-30 标签：芯片测试 IC 3.3k 0

FPGA设计：PLL 配置后的复位设计

先用FPGA的外部输入时钟clk将FPGA的输入复位信号rst_n做异步复位、同步释放处理，然后这个复位信号输入PLL，同时将clk也输入PLL。设计的...

2020-03-29 标签：fpga dll pll 3.3k 0

FPGA视频教程：SF-EP1C开发板-PLL配置仿真实验

7、1个串口；1个SD卡接口；1个256色VGA接口； 1个64MBit（4*1M*256Bit） SDRAM； 8位拨码开关

2019-12-12 标签：fpga pll 开发板 3.3k 0

一种FLL辅助PLL的GNSS接收机矢量跟踪环路

摘要：全球导航卫星系统（GNSS）接收机的设计主要包括捕获、跟踪、解算三个环节，其中，跟踪环节中载波频率和码频率的稳定性直接影响着导航定位性能。为改...

2022-10-27 标签：接收机 pll GNSS 3.3k 0

基于 PLL 的零延迟缓冲器的系统应用

本应用报告介绍了实现 IDT 基于 PLL 的零延迟缓冲器的输入参考时钟和输出时钟之间定义的相位关系的不同方法。该报告重点介绍了 PLL 反馈环路中不同...

2021-06-15 标签：锁相环滤波器缓冲器 3.3k 0

FPGA的时钟电路结构原理

FPGA 中包含一些全局时钟资源。以AMD公司近年的主流FPGA为例，这些时钟资源由CMT（时钟管理器）产生，包括DCM、PLL和MMCM等。

2024-04-25 标签：FPGA 锁相环 pll 3.3k 0

CPRI的数据帧结构与初始化流程

CPRI 是无线通信里的一个标准协议，连接 REC 和 RE 的通信。AMD 有提供 CPRI IP 核。区别于其它通信协议，如以太网等，CPRI 是一...

2023-10-20 标签：amd 无线通信 pll 3.2k 0

分析优化和消除具有高达13.6 GHz VCO的锁相环中的整数边界杂散

锁相环（PLL）和压控振荡器（VCO）以特定频率输出RF信号，理想情况下，该信号将是输出端存在的唯一信号。实际上，输出端存在不需要的杂散信号和相位噪声。...

2023-01-08 标签：振荡器仿真器 pll 3.2k 0

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