时钟信号

MB86R02“ Jade-D”的扩频时钟生成单元应用

MB86R02“ Jade-D”中集成了一个可配置的扩频时钟发生器单元，以便能够提供调制时钟信号（作为选择，与内部PLL单元的输出并行），供GDC内部使用。

2021-04-14 标签：emiLCD显示器时钟发生器 3.1k 0

时钟信号为什么那么重要？

时钟信号是一个脉冲信号，而数据信号是伪随机码。在较长的时间轴上他们表现出来的形态是这样子的。

2021-04-19 标签：emc时钟信号 7.1k 0

STM32串口波特率大小计算案例

波特率的计算 STM32下的波特率和串口外设时钟息息相关，USART 1的时钟来源于APB2，USART 2-5的时钟来源于APB1。在STM32中，有...

2020-10-23 标签：STM32串口通信时钟信号 9.3k 0

浅谈FPGA配置状态字寄存器Status Register的调试

第一步要做的，永远都是拉出FPGA的状态字寄存器Status Register看，它能直接告诉你或者极大地辅助判断失败的原因！

2020-12-01 标签：fpga寄存器Xilinx 1.1万 0

PHY的管理接口MDIO/MDC时序图解析

MDIO 也支持 Clause 45 时序，其是 Clause 22 的拓展协议。与 Clause 22 不同的是， 16 位中的起始位：Clause ...

2020-10-07 标签：以太网MAC时钟信号 2.6万 1

数字逻辑设计中锁存器和触发器的定义和比较

锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，当Gate输入为高电平时，输入D透明传输到输出Q；当Gate从高变低或者保持低...

2020-09-08 标签：fpga存储器运算电路 4.3k 0

基于VHDL文本的时序逻辑电路设计

用VHDL文本设计触发器，触发器的类型可任选一种。给出程序设计、仿真分析、硬件测试及详细实验过程。

2020-08-21 标签：vhdlD触发器触发器 2.5k 0

时钟信号抖动怎么办？串行端接、下拉电阻、电阻桥、LVPECL来帮忙

时钟信号衰减会增加抖动，因此对驱动器输出的端接很重要。为了避免抖动和时钟质量降低的不利影响，需要使用恰当的信号端接方法。4种端接方法分享给你们。 Z0是...

2019-11-11 标签：下拉电阻LVPECL时钟信号 1.0万 0

SPI接口简介 如何减少系统电路板设计中的数字GPIO数量

串行外设接口（SPI）是微控制器和外围IC（如传感器、ADC、DAC、移位寄存器、SRAM等）之间使用最广泛的接口之一。本文先简要说明SPI接口，然后介...

2019-07-16 标签：电路板设计SPISPI接口 3.4k 0

浅谈MDC＆MDIO信号，如何保证低速信号不出问题

在设计中，通常总是优先处理光口、PCIE等高速信号、或者是音频等模拟信号。规划使用最优的层，最优的通道，阻抗、延时、串扰等细节也被优化到极致。然而剩下的...

2019-04-24 标签：信号MDIO时钟信号 2.3万 0

什么是时钟呢 时钟信号的关键指标

首先，我们看一下时钟信号中最常见到的波形 - 矩形波（尤其是方波更常用）。在较低时钟频率的系统中我们看到的基本上都是以矩形波为主的时钟信号，因为电路基本...

2018-12-06 标签：晶体时钟信号 6.4万 0

multi-tap的FlexHtree自动化时钟树综合流程

传统单一的H-tree多用于Mesh、Fishbone时钟结构的前级驱动，或者部分对clock skew有要求的电路结构进行时钟的平衡。图1中所示带m...

2018-08-15 标签：CPU时钟信号 1.2万 0

时序分析之useful skew的作用分析

对于positive skew来说，它可以减少T的时间，相当于提升芯片的performace。但是它的hold时间会变得更加难以满足对于negative...

2018-07-23 标签：寄存器时序分析时钟信号 1.9万 0

时钟信号和地址同时到达接收端，仿真具体波形分析

大家会说是要让同组信号同时到达接收端，好让接收芯片能够同时处理这些信号。那么，时钟信号和地址同时到达接收端，波形的对应关系是什么样的呢?我们通过仿真来看...

2018-03-05 标签：时钟频率信号仿真时钟信号 1.2万 0

PCB设计中单板上时钟需要注意的事项

布局 时钟晶体和相关电路应布置在PCB的中央位置并且要有良好的地层，而不是靠近I/O接口处。不可将时钟产生电路做成子卡或者子板的形式，必须做在单独的时钟...

2018-02-20 标签：时钟信号时钟晶体 4k 0