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时序

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这里所说的时序其实就是指时序图，又名序列图、循序图、顺序图，是一种UML交互图。它通过描述对象之间发送消息的时间顺序显示多个对象之间的动态协作。

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时序技术

51单片机总线时序概述

计算机系统是以微处理器为核心的，各器件要与微处理器相连，且必须协调工作，所以在微处理机中引入了总线的概念，各器件共同享用总线，任何时候只能有一个器件发送...

2023-07-23 标签：mcu 51单片机总线 3.1k 0

Versal Advanced IO Wizard-部分配置存在时序收敛问题

在Versal Advanced IO Wizard中，所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间

2023-07-07 标签：接口 pll 时序 903 0

RQS设计收敛建议ID RQS_CLOCK-12

本文聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛

2023-07-12 标签：寄存器缓冲器时序 1.2k 0

FPGA基于线性迭代法的除法器设计

FPGA实现除法的方法有几种，比如直接用/来进行除法运算，调用IP核进行除法运算，但这两种方式都有个共同的问题——都是黑盒子，在进行时序违例处理时，往往...

2023-07-04 标签：fpga 除法器时序 2.1k 0

详解时序路径的相关概念

reg2reg路径约束的对象是源寄存器（时序路径的起点）和目的寄存器（时序路径的终点）都在FPGA内部的路径。

2023-06-26 标签：fpga 寄存器时序 1.9k 0

浅谈DC综合工具的工作流程

在电路设计自动化的时代，综合工具的作用不言而喻，通过综合，设计人员能够获得自己所设计模块的规模、时序性能和关键路径等有用信息，进而指导自己优化设计结构。...

2023-06-19 标签：电路设计 HDL DC 4.9k 0

如何读懂Vivado时序报告

FPGA开发过程中，vivado和quartus等开发软件都会提供时序报告，以方便开发者判断自己的工程时序是否满足时序要求。

2023-06-23 标签：fpga 寄存器时序 2.9k 0

有关FPGA的问答集锦

FPGA做IC的原型验证，速度大概跑多少？很多ASIC运行主频远远高于FPGA，仿真能cover住吗？

2023-06-19 标签：fpga 原型验证 lvds 1.7k 0

STM32管理程序的时间触发时序

自从 CubeMX 等图像配置软件的出现，同学们往往点几下鼠标就解决了单片机的配置问题。对于追求开发速度的业务场景下，使用快速配置软件是合理的，高效的，...

2023-06-22 标签：STM32 软件时序 1.2k 0

什么是全局中断？

什么是全局中断？全局中断使能位控制着“所有”中断，它如果关闭的话会屏蔽其它中断，有人经常关闭它，防止其它中断带来干扰，比如在使用GPIO模拟某个时序时，...

2023-06-14 标签：中断时序 keil 4.3k 0

IIC时序问题的解决方法

最近硬件测试工程师反馈一个BUG，和IIC的时序有关，这个BUG目前没有带来使用方面的影响，但是不符合规范，要求整改。我们使用的单片机是cortex-m...

2023-06-14 标签：单片机内核 IIC 4.5k 0

FPGA的数字信号处理：重写FIR逻辑以满足时序要求

在上一篇文章中（FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器）演示了在 Verilog 中编写自定义 FIR 模块的初始demo...

2023-06-09 标签：fpga 存储器数字信号处理 1.5k 0

PSRAM避坑指南-关键知识点讲解

以上分享了PSRAM接口一些关键的知识点，大部分是容易理解错误，且导致问题的点，基本上理解这些点就能解决大部分问题了，作为入门参考也可以先看这篇，先有个...

2023-06-08 标签：嵌入式接口 PSRAM 9.2k 0

Vivado Schematic中的实线和虚线有什么区别？

2023-06-06 标签：fpga 时序 Schematic 1.8k 0

LVDS、接口和时序讲解

这种接口电路中，采用单路方式传输，每个基色信号采用6位数据，共18位RGB数据，因此，也称18位或18bit LVDS接口。此，也称18位或18bit ...

2023-06-02 标签：芯片接口 RGB 1.1万 0

FPGA设计中经常犯的10个错误

本文列出了FPGA设计中常见的十个错误。我们收集了 FPGA 工程师在其设计中犯的 10 个最常见错误，并提供了解决方案的建议和替代方案。本文假定读者已...

2023-05-31 标签：fpga FPGA设计 RTL 1.6k 1

Vivado增量编译的基本概念、优点、使用方法以及注意事项

随着FPGA设计的复杂度不断提高，设计人员需要选择更为高效的设计流程来保证开发效率和减少开发成本。其中，Vivado增量编译是一种非常重要的设计流程。本...

2023-05-25 标签：fpga FPGA设计时序 6.2k 0

TFT-LCD电容触摸屏模块(RGB接口)驱动时序设计

上两篇已经总结和分享了RGB接口TFT-LCD触摸屏的相关内容。本篇使用Verilog语言实现RGB的驱动时序。

2023-05-25 标签：lcd 接口触摸屏 5k 0

Quartus中的逻辑锁定与增量编译

逻辑锁定功能可以将FPGA中的代码模块在固定区域实现，优化时序性能，提升设计可靠性。增量编译功能，可以使设计更快速时序收敛，加快编译速度。

2023-05-25 标签：fpga 布线时序 2.7k 0

Lesson38 图像传感器介绍与设计架构

图1 实验平台视频内容： Lesson38 图像传感器介绍与设计架构（本节视频） ● 介绍CCD与CMOS图像传感器 ● 图像传感...

2023-05-22 标签：接口图像传感器时序 1.2k 0

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