资料介绍
前言
前些天与其他号主相约更新以下四个系列的文
1、Vivado那些事儿
2、Quartus那些事儿
3、每周一问
4、Verilog我思我用-代码赏析
各系列解释如下(来自OpenFPGA-碎碎思):
不过Quartus我现在基本没用了,所以将侧重于另外三个系列,但是路要一步步走,就先拿Vivado开刀吧,需要软件的文末自取(多个版本,一般有一个版本就行了),由于能力有限,如果遇到没解释清楚的就多多包涵啦~
关于Vivado是什么,就简单一笔带过:一款主流FPGA的IDE,可以实现FPGA的一整套流程,编程、仿真、分析、验证等等,功能不言而喻,其他的就不介绍了,对这些感兴趣的话,可以去Xilinx官网瞧瞧,接下来开始今天的内容。
注:系统Win10,软件版本-Vivado2018.2
设计流模式
Vivado有两种流程设计的模式,分别是工程模式以及非工程模式,这么说可能听不太懂意思,再通俗点讲,工程模式就是直接使用Vivado完成一套设计流程,先创建工程,然后让软件对你的设计文件进行管理,生成报告信息等等,基本上就是自动化操作;非工程模式就是用Tcl命令或者脚本来控制设计流,Vivado就不再对你的文件进行自动化的管理,也不再对相关信息进行报告,但是在每一个设计的阶段你都可以进行新的设计分析以及约束分配,并且将更改后的设计以及约束直接更新到当前的设计流。
启动
直接启动
直接启动是最简单的方法,就直接双击安装完成后出现在桌面出现的Vivado图标,也可在系统的开始界面找然后单击打开,路径大概这样:Start Menu\Programs\Xilinx Design Tools\Vivado 2018.2(对应的版本)
Tcl启动
说下Tcl的两种使用方法:
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