资料介绍
This 14-bit registered buffer is designed for 2.3-V to 3.6-V VCC operation and SSTL_2 data input and output levels.
All inputs are compatible with the JEDEC Standard for SSTL_2, except the LVCMOS reset (RESET\) input. All outputs are SSTL_2, Class II compatible.
When RESET\ is low, the differential input receivers are disabled, and undriven (floating) data and clock inputs are allowed. In addition, when RESET\ is low, all registers are reset, and all outputs are forced low. The LVCMOS RESET\ input must always be held at a valid logic high or low level.
To ensure defined outputs from the register before a stable clock has been supplied, RESET\ must be held in the low state during power up.
The SN74SSTL16857 is characterized for operation from 0°C to 70°C.
- SN75LVDT1422,pdf(14-Bit Full D 23次下载
- SN74SSTVF16859,pdf(13-BIT TO 2 8次下载
- SN74SSTVF16857,pdf(14-BIT REGI 13次下载
- SN74SSTV32877,pdf(26-BIT REGIS 12次下载
- SN74SSTV32852,pdf(24-BIT TO 48 10次下载
- SN74SSTV16859,pdf(13-BIT TO 26 9次下载
- SN74SSTV16857,pdf(25-BIT REGIS 8次下载
- SN74SSTL16847,pdf(20-Bit SSTL_ 12次下载
- SN74SSTL16837A,pdf(20-Bit SSTL 12次下载
- SN74HSTL162822,pdf(14-Bit To 2 18次下载
- SN74CBTU4411,PDF(11-BIT 1-LF-4 26次下载
- THS5671A,pdf(14-Bit, 125 MSPS, 8次下载
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