浅谈赛灵思 ISE 12设计套件的18问

赛灵思 ISE 12设计套件利用智能时钟门控技术将动态功耗降低30%
1)赛灵思今天要宣布什么消息？
ISE® 12设计套件不仅实现了功耗与成本的突破性优化，而且为逻辑、嵌入式、DSP和系统设计人员带来了更高的设计生产力。

2) 新版 ISE 设计套件与前版有什么区别？
ISE设计套件首次提供了“智能”时钟门控技术，可将动态功耗降低多达 30%。针对加密、数据路径和计算密集型设计，甚至还能进一步降低功耗。新套件还提供了基于时序的高级设计保存功能、符合 AMBA 4 AXI4 规范的即插即用设计 IP 支持，以及具备第四代部分重配置功能的直观设计流程，可将系统成本降低 30% 以上，满足有线电信应用的需求。

 

3) ISE 12设计套件推出的主要推动因素有哪些？
降低新一代电子产品系统成本， 降低功耗， 同时提升性能， 这是各种应用及市场领域提出的普遍需求， 正是这些需求推动ISE 12设计套件应运而生。ISE 12 设计套件使设计人员能够通过功耗和成本方面的软件创新平衡上述需求， 并最大限度地发挥 Virtex®-6 和 Spartan®-6器件的功能，同时大大提高整体设计生产力。

4) “智能”时钟门控技术的功耗优化优势有哪些？其工作原理是什么？
智能时钟门控是降低数字设计动态功耗的有效优化技术，可自动检测并通过精细粒度（逻辑切片）优化功能中止不必要的转换。利用我们正在独特的算法对设计进行分析，以检测转换时不改变下游逻辑和互联的顺序元件。系统会在各个逻辑切片中生成“本地时钟启用”，自动关闭不必要的活动，而避免关闭整个时钟网络。这些优化措施不会改变现有的逻辑，仅添加最少的逻辑和网络元件连接到时钟启用（平均增加约 2% 的 LUT）。

5) 赛灵思的智能时钟门控技术能否支持第三方综合工具的映射?
综合工具能自动转换 ASIC 中常用的门控时钟结构，从而映射至赛灵思器件中的时钟启用，同时还能使用全局布线资源。赛灵思的智能时钟门控技术简化了带门控时钟的ASIC 代码移植到 FPGA 的工作，但它不会分析转换后的代码，以检测转换时不改变下游逻辑和互联的顺序元件。

6) 新版 ISE 对部分重配置流程做出了哪些变动？
部分重配置技术现采用直观的界面，以及与标准 ISE 设计流程紧密结合的简化设计方法，其易用性得到进一步提升。ISE 12 套件还为第四代动态重配置（也称作“按需”或“即时”重配置）功能提供了设计支持，通过让多种高级应用集成于尽可能小型化的 Virtex-6 器件上，可大幅降低系统成本与功耗。

7) 赛灵思为什么选择 AMBA 4 AXI4 协议来进行 IP 互联标准化？它是如何支持赛灵思 FPGA 的即插即用设计的？
AMBA 4 AXI4 规范定义了一系列的性能增强型互联接口，这些接口采用针对应用类型优化的多种不同总线。通过在统一开放式互联协议上进行标准化，使设计人员能够更轻松地在设计方案中集成赛灵思及第三方供应商提供的 IP，实现最新一代系列器件上的即插即用互操作性。这种经过优化的互联基础架构不仅为赛灵思 FPGA 提供了符合 AXI4 规范的更广阔的 IP 生态系统，而且还为 2010 年秋季开始启用赛灵思目标设计平台开发支持 AXI4 的系统奠定了基础。

8) AMBA 4 AXI4 规范是否为了与FPGA 协同使用经过了优化？
是的。为高效映射于 FPGA 架构，赛灵思与 ARM 共同定义了 AXI4、AXI4-Lite 和 AXI4-Stream 规范。这进一步提升了我们最新系列器件的系统性能。

9) ISE 12 采用了哪些新特性支持设计保存？
ISE 12设计套件的高级设计保存功能，使设计人员能通过可重复使用的时序结果快速实现设计时序收敛。设计人员不仅能将设计方案分区，集中精力满足关键模块所需的时序功能，而且还可在进行其他部分的设计工作时将这些模块锁定，以保存其布局布线。ISE 12 分区技术的关键特性包括：支持更灵活工作环境的 PlanAhead™ 接口、加强用户控制的新命令流程，以及更简便易用的支持网表分区功能和 CORE Generator™ IP 流程。

10) ISE12 设计套件是否支持 ISE 11提供的特定领域设计方法？
ISE 12设计套件支持特定领域设计方法，并在此基础上进行了扩展，并专为 ISE 11 的逻辑、嵌入式、DSP和系统级设计，量身定制了互操作性设计流程和工具配置。ISE 12 进行了大量的基础架构变动，可改进所有领域的软件运行时间和设计性能。此外，赛灵思还通过更紧密的工具集成和自动化向导改进了嵌入式设计环境，从而进一步简化了嵌入式处理器系统的优化与验证流程。

11) ISE 12 为嵌入式开发人员提供了哪些具体的方法改进？
•嵌入式开发人员可充分利用 ISE环境中集成仿真器 (ISim) 预配置的变量及设置来加速设计验证。
•MicroBlaze™ 软处理器的最新配置向导能优化嵌入式处理器设计，尽可能缩减占位面积，最大限度地提高性能 (DMIP)、频率及操作系统使用率 (Linux MMU)。
•配置向导还能将关键功能的控制抽象出来，如：
o优化高速缓存大小、行为和功能（包括 BRAM 或分布式 RAM 的使用）。
o分支预测计算，可优化指令执行。
o控制流水线级、例外处理、调试存取和存储器管理功能。

12) 相对于前版 ISE，新版的运行时间和占位面积有何改进？
12.1 版的 XST 逻辑综合速度平均提升 2 倍，大型设计的实施运行时间缩短 1.3 倍（如采用多线程技术，可缩短 1.5 倍）。XST 的改进还体现为 Virtex-6 和 Spartan-6 FPGA 的设计占用面积缩减了近 7%。

13) 用户通过 ISE12 能获得哪些设计性能提升？
ISE12.1 软件为 Virtex-6 和 Spartan-6 FPGA 系列提供了生产支持和验证的 IP 流程。Spartan-6 FPGA -2速度级别相对于 ISE 11.4 版本的性能平均加快了 5%。

14) ISE 设计套件提供了哪些新的 IP 核？
ISE 12设计套件为 Virtex-6 和 Spartan-6 FPGA 设计提供了两个新内核：
•Image Characterization v1.0——视频与图像处理 IP 核，可针对视频输入流计算重要的统计数据。这是面部识别、对象检测等应用的重要处理模块。
•3GPP LTE RACH Detector v1.0——无线 IP 核，为设计人员提供 LTE RACH Detecting 块，可对根据 3GPP TS 36.211 v8.6.0 物理信道和调制规范编码的 P-RACH 数据进行解码。

经生产验证的IP 的扩展产品可支持：
•Virtex-6 FPGA 多模无线电目标设计平台
•Spartan-6 FPGA 工业自动化目标设计平台
•Spartan-6 FPGA 工业影像目标设计平台
•Virtex-6 HXT FPGA 100G OTN 和包处理目标设计平台

15)ISE 12设计套件提供了哪些基础架构改进？
•改进了安装过程，使设计团队能同时开展多个项目，而且安装镜像减小到 4G，全面安装后可进行更新。
•设计方案编译所需的计算机内存容量得以降低，综合工具减少 20%，实施工具减少10%。
•新增操作系统支持，嵌入式开发人员工具包支持 64 位 Win XP，而 System Generator 和 ISE simulator 支持 64 位 WinXP 和 Vista。

16)ISE 12 支持哪些系列产品？
提供完整特定领域版本方案的ISE 设计套件可支持 Virtex-5 和 Spartan-3 FPGA 系列器件。最新版本还为包括针对赛灵思航空和军用产品系列的 Virtex-6Q 与 Spartan-6Q FPGA 在内的所有 Virtex-6 和 Spartan-6 FPGA 系列提供全面的生产支持。

17) ISE 12 软件何时可以下载？售价多少？
ISE 设计套件 12 的创新技术将分阶段推出，其中面向 Virtex-6 FPGA 设计的智能时钟门控技术现已随 12.1版本推出，面向 Virtex-6 FPGA 设计的部分重配置技术开始随 12.2 版本推出，而 AXI4 IP 支持将随 12.3 版本推出。

ISE 设计套件 12.1结点锁定许可证的美国零售价起价为：逻辑版本 2,995美元、嵌入式版本 3,395 美元、DSP 版本 4,195 美元、系统版本 4,595 美元。此外，还提供灵活的浮动许可证选项。客户可从赛灵思网站免费下载 ISE 设计套件 12.1 各版本全功能 30天评估版本。

18) 哪些第三方工具可与 ISE 12 版本协同工作？
赛灵思联盟计划 (Xilinx Alliance Program) 成员提供了包括设计工具、IP 核以及 DSP和嵌入式开发技术等在内的一系列功能强大的关键技术。ISE 12 套件可与Aldec、Cadence Design Systems、Mentor Graphics和Synopsys公司推出的最新仿真和综合软件协同工作。如欲了解有关赛灵思联盟计划所有成员的更多信息，欢迎访问以下网址： 。