- 基于FPGA的可重构智能仪器设计[图]

( 四) 定时器设置。在SOPC Builder组件选择栏中选择Avalon Components→Other→Interval timer，加入定时器核。定时器的硬件配置选项会影响定时器的硬件结构，SOPC提供了简单周期中断配置、完全功能配置和看门狗配置三种硬件配置。

(五) 添加SPI核。采用的A/D转换芯片和D/A转换芯片都是基于SPI总线进行数据传输的，要实现Nios II系统对转换芯片的控制必须添加SPI核。在SOPC Builder组件选择栏中选择Avalon Components→Communication→SPI(3 Wire Serial)，配置SPI核。由于用到的模数转换芯片AD7810和数模转换芯片AD5611对于Nios II系统来说都是从SPI器件，所以在FPGA中添加两个主SPI核分别控制A/D和D/A转换芯片。

2.3 可重构配置文件生成

在完成可重构智能仪器的各个控制器核之后，要生成相应的配置文件，才能配置FPGA芯片，使其实现各种功能。

配置是对FPGA的内容进行编程的一个过程。目前大部分FPGA都是基于SRAM工艺 的，而SRAM工艺的芯片在掉电后信息就会丢失，需要外加专用配置芯片，在上电时，由这个专用配置芯片把配置数据加载到FPGA中，之后FPGA就可以正常工作了。

在被动模式(PS)方式下，FPGA处于完全被动的地位。FPGA接收配置时钟、配置命令和配置数据，给出配置的状态信号以及配置完成指示信号等。PS配置时序如图2所示：

根据SOPC Builder中对FPGA添加的各种控制器核，利用Quatus II软件例化Nios II处理器，生成了完整的FPGA内部顶层模块图，如图3所示。然后利用引脚规划器Pin Planner对其进行引脚分配。最后用进行Compilation，生成.sof和.pof配置文件，完成硬件设计。

2.4 外围电路设计

外围电路设计包括存储器设计、AD转换电路设计、DA转换设计、显示电路设计、开关量DI、DO设计和RS232通信设计等。

仪器上的存储器包含1片8M字节的SDRAM和一片32M字节的FLASH存储器。限于篇幅SDRAM(IS42S16400)与EP2C35F672C6连接的引脚、FLASH存储器(AT49BV163)与EP2C35F672C6连接的引脚分配这里不再赘述。

A/D转换电路采用了AD7810芯片、DA转换电路采用AD5611芯片。

DI、DO均为16路，数字端口满足标准TTL电气特性。数字量输入最低的高电平为2V，数字量输入最高的低电平为0.8V；数字量输出最低的高电平为3.4V，数字量输出最高的低电平为0.5V。DI、DO部分的电路如图4所示：

图4 DI、DO部分电路

3 可重构智能仪器软件设计

3.1 可重构仪器软件结构

可重构智能仪器的软件结构如图5所示。

系统软件模块库：包含软件控制模块、RS232通讯模块、模数转换模块、数模转换模块、显示模块和DI、DO开关量模块。通过软件控制模块选择其他的模块进行组合就可以实现不同的软件功能，从而达到重构的目的。

HAL程序库实际上包含了各种不同的硬件驱动，包括MAX232驱动、AD转换芯片驱动、DA转换芯片驱动、FPGA的I/O引脚驱动等。

通过选择软件模块库中的软件模块，就可以调用HAL程序库中相应的硬件驱动，从而实现上层应用程序对底层硬件的控制。软件模块的可重构性对应了底层硬件的可重构性。

3.2 基于HAL的可重构智能仪器软件开发

硬件抽象层(HAL，Hardware Abstraction Layer)，是指在应用程序和系统硬件之间的一个系统库(System Library)，为嵌入式系统与硬件通信的程序提供简单的设备驱动接口。SOPC Builder是一个自动化的SOPC硬件系统工具。基于HAL的软件系统由两个Nios II工程所构建，用户的程序包含在一个工程中(用户应用工程)，该工程依赖一个独立的系统库工程(HAL系统库工程)。用户应用工程包含开发的所有代码，编译该工程可以产生可执行文件。HAL系统库工程包含涉及处理器硬件接口的所有信息。系统库工程依赖于由SOPC Builder产生的扩展名为.ptf的Nios II处理器系统。

由于该工程的依赖结构，如果SOPC Builder生成的系统改变(即.ptf文件已修改)，则Nios II IDE管理HAL系统库并且修改驱动配置来正确的反应系统硬件。HAL系统库将用户程序与底层硬件变化分离开来，这样，用户可以不用考虑自己的程序是否与目标硬件匹配来开发和调试代码，简而言之，基于HAL系统库的程序和目标硬件是同步的。