面向可重构系统的一种功耗相关硬件任务调度算法设计

引 言

可重构系统是指以软件改变硬件结构以实现具体应用的计算平台，一般由非柔性但可编程的处理器和柔性的以程序控制重构的数字逻辑器件构成。目前国内外的可重构系统研究中，采用的可重构硬件主要是现场可编程门阵列（Field Programming Gate Array，FPGA）。可重构系统非常适合于那些对功耗有严格要求或者计算密集的应用，因为此类应用在FPGA上实现的功耗要大大低于在处理器上实现的功耗。将在FPGA上运行的任务视为“硬件任务”纳入实时操作系统（Real-time Operating Sys-tem，RTOS）的统一管理范围，可简化系统的设计与管理。因此，需要在传统的RTOS中引入硬件任务管理器，实现硬件任务的管理和调度。

目前，该研究已经取得了一定进展。如在参考文献［1］中提出的商用可重构系统OS4RS，包含的主要功能有任务的创建／销毁、异构任务的动态迁移、任务之间的相互通信等。支持软／硬件任务调试以及允许对操作系统模块和用户任务的跟踪监控，是可重构硬件操作系统的重要特征。在参考文献［2］中设计了一种基于软／硬件统一多任务模型的实时操作系统SHUM-μCOS，实现了统一任务的管理、基于静态优先级的软／硬件任务独立调度、硬件资源的管理以及软／硬件任务基于软件层的通信等机制。

但是大多数研究者考虑的软／硬件调度算法一般难以在现有的FPGA硬件平台上实现，如参考文献［2］中FORS算法采用的2D FPGA资源模型。这是因为当前的FPGA技术只允许所有的任务占用同样的“高度”，并且上述工作中几乎没有将功耗纳入考虑范畴。因此，类似在嵌入式微处理器中广泛采用动态电压调整（DynamicVoltage Scaling，DVS）技术以降低系统功耗，本文提出了一种动态调整FPGA工作频率的算法，在可重构系统的性能需求和功耗需求之间达到平衡，并且可以在当前的FPGA技术条件下实现。

1 调度模型

1．1 可重构系统体系结构

本文只考虑在当前FPGA技术条件下的可重构系统结构，如图1所示。FPGA分为动态和静态两部分。动态部分包括很多可重构模块（Reconfigurable Modules，RM），每个硬件任务运行在1个RM上，各个RM占用的FPGA宽度可以不相等，一般由若干同列的CLB（Config-urabIe Logic Block，可重构单元）组成。静态部分则负责与CPU和RM之间的数据交互。

 

　　假设FPGA是由很多CLB成阵列排列而成，每1个CLB可以看成1个1×1的单位正方形，1个FPGA则是1个面积为ω×h的长方形。其中ω为长方形的宽度，h为长方形的高度，ω×h为该FPGA包含CLB的总数（即面积）。图2所示为1块5×4的FPGA。在实现中，因为每个RM都使用相同的FPGA高度，即h，所以最小的RM的面积是ωmm×h，其中，ωmin的大小依赖于硬件任务需要使用的CLB的个数。所以，1块FPGA上RM最多可以有：

　　当对1块FPGA进行配置时，其动态部分可以划分成具有不同宽度的RM，从而具有不同CLB需求的多个硬件任务可以同时运行在FPGA上。另外，对其中1个RM进行配置时，对于其他正在运行的部分没有影响，从而可重配置硬件使得硬件任务以一种真正的动态多任务方式运行。

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