后端流程 - 变化中的SoC设计流程

　　现在，你需要考虑物理设计阶段了：布局、布线和设计收敛。在这个阶段，IP重用的影响以及设计复杂性都开始减弱，但无论如何也不会消失。而先进工艺的挑战为每个步骤都投下了更强的阴影。首先是好消息：设计经理似乎认为工具已经接管了很多不久前还要手工完成的新任务，实现了自动化。Madraswala称Open-Silicon可以利用IC Compiler感知DFM的优点，帮助准备那些工艺强制要求的复杂设计规则。Mattela称：“几年前，一个电源管理设计在出带前的一切工作都要手工完成。现在，我们已经有了很大改进，尤其是在布线后的验证方面。”

　　然而，变化的力量仍会带来问题。一个问题很简单：新任务促生新工具，而新工具通常是有问题的。Chadra称：“比方说，有些point工具就不成熟。”工具的能力是一个更普遍的问题。他解释说：“我们必须对设计作分区，用工具运行每个部分。所幸，大多数芯片都可划分为非常自然的分段。最大的挑战是让交换通过布局布线。”

　　Madraswala也提到了布局布线能力。他说：“当在IC Compiler中打开DFM感知能力时，设计规模就受到了很大限制。我们被限制在大约40万个可放置实例，”这是要通过小针眼驱动一个1亿门设计。

　　能力并非布局布线工具的唯一问题。现代布线器都能感知时序，即它们不仅尝试为每根线寻找最可能的路径，还能读取设计的时序约束，尝试使所有网表的布放都满足时序要求。这个过程要求工具能够评估一个建议走线的延迟，也就是评估走线的电容。因此，现代布线工具要么调用签核提取工具，但这可能慢到无法使用，要么拥有内置“快速而粗略”的提取评估器。不幸的是，即使在65 nm工艺节点上，对于那些不知道快速近似法的情况，寄生提取都是一项复杂的工作。Madraswala说：“IC Compiler与现实之间有差异。”

　　Chadra的情况也好不了多少。他说：“布线器的电容评估并不十分精确，”但未声明指的是哪款布局布线工具。“我们的工具拐了不少大弯，不得不返回，重新布线。”

　　时序估计问题也使EDA供应商进入困境。如果布线器的快速电容评估不良，则物理系统设计者就会遇到提取、时序和重新布线等循环工作。如果布线器调用签核提取与时序工具，则运行时间和能力都是问题，因为这些工具必须应付所有精细尺度的效应，情况会变得更加复杂。

　　在这些芯片设计完成后，Cadence和Synopsys都宣布了第三种可能的方案：将初期布局与时序移入综合工具，甚至是在设计流程的更早期。这样，评估并不会改善，但工具设计者显然是不希望综合工具再去创建那些布线器会作出错误评估和错误布线的网表。

　　在布线器与设计规则中也存在着类似的问题。如果布线器在工作时没有遵循设计规则，则最终文件中就会出现很多违反规则情况。因此，布线器会从LEF(布局交换格式)文件中提取出设计规则，并在布线时检查走线。这一过程对65nm节点的数字电路有满意的工作效果。不过，Mentor Graphics公司的Madhani警告说，LEF不能表述先进工艺中的某些规则，如收缩(pinch)规则。于是Mentor现在让自己的Olympus布线器动态地调用Calibre用于DRC的签核工具。同样，这种方案也带来了性能成本，但慢点总好于出错。

　　还有意外情况，在经过了所有前端工作后，电源域和第三方IP也会给后端设计带来一些问题。ASIC供应商Global Unichip公司营销总监Keh-Ching Huang说：“多电源域会导致一种复杂的收敛。我们不得不使用大量的手工过程和脚本。”Huang称甚至IP的选择也会影响收敛流。“例如，如果某个客户使用了一个低速DDR接口，则IP块一般为软形式，我们必须对其作综合。块内将有时序收敛问题。但如果客户获得的是一个高速DDR接口许可，则它的形式是硬IP，这样整个收敛过程就完全不同了。如果有问题，一般都是在封装内。”总之，如果一个设计包含主要来自外部的IP，则其对设计收敛的影响仍是一个有待探讨的问题。

　　最后一点是新环境对模拟设计的影响。Vitesse为此项目重新设计了自己的铜PHY，修改了以前的设计以降低功耗。在过程中，模拟设计者遇到了一系列布局驱动的效应，它们在65 nm工艺中是新出现的。Chadra称：“我们了解到，阱邻近与耗尽布放都影响着器件的性能。器件模型对这些效应的建立工作还算不错，但我们仍然要做重复的布局提取，才能让电路像我们需要的那样工作。”

　　那么，整体上如何呢?显然，今天的SoC设计需要更多的前期规划，尤其要处理长走线、时钟和电源管理策略。预先的验证规划也很重要。设计团队应懂得，很多东西都进入了综合工具。这个步骤不再是标准单元Verilog语句的一个简单替代。因此，设计团队应做好计划，尽量减少综合工具的重复，尤其是当那些难处理的结构已到位时，如门控的时钟树和测试扫描链。同样，设计团队应知道，过分的电源管理会使验证大大复杂化，这种考虑可能表明，选择一种更渐进的电源管理策略优于一种复杂的策略。

　　最后，物理设计与收敛正在变得更困难。选择前端工具或开发脚本，防止早期出现堵塞问题。对布线与签核工具之间的迭代作出规划，因为它们可能互不认同。对基础结构，流程可能与以往相同。但重点正在转移。Madraswala说：“本设计中大约60%的步骤都与过去一样。约30%或40%是针对65 nm的，但正是这些步骤是大部分问题的根源。”