基于FPGA的高速通信可重构系统灵活多变可以适应不同的应用需求

远程通信系统和远程监控系统对信号传输有两方面的要求：一方面要求接口灵活且有较高的数据传输带宽；另一方面要求系统的传输距离远。传统接口如UART，USB，以太网等在传输带宽和传输距离上均无法满足要求。

低压差分信号(LVDS)是一种低摆幅的差分信号技术。LVDS的恒流源模式及低摆幅输出使传输速度可以从数百Mb／s到2 Gb／s以上。差分传输方式使LVDS信号对共模输入噪声有更强的抵抗能力。LVDS技术功耗低，100Ω的负载电阻功耗仅有1．2 mW。这些特点使得LVDS技术广泛应用在许多要求高速度与低功耗的领域。

随着半导体工艺进步，现场可编程逻辑阵列(FPGA)的性能和集成度在不断提高，同时成本在下降。FPGA片内资源丰富且灵活性强。通过配置逻辑资源和I／O，可以生成支持各种标准的接口，适合完成接口间的通信工作。FPGA的可重构性使相同的硬件环境可以实现不同的功能，节约了系统升级和更改的成本。

1 系统构成及原理

高速数据传输系统的原理框图如图1所示。整个系统由发送板、接收板和传输线三部分组成。

高速数据传输系统的原理框图

 

发送板主要由接口电路、FPGA和电缆驱动电路组成，完成的功能是将输入的各种信号转换为串行数据帧通过传输链路进行传输。接收板主要由接收均衡电路、时钟恢复电路、FPGA和接口电路组成，实现将串行数据帧接收并恢复成原始信号的功能。传输线选用同轴电缆。与双绞线相比同轴电缆的抗干扰能力强、传输距离远，与光缆相比同轴电缆的成本低。同轴电缆适合本系统这种传输速率低于200 Mb／s，传输距离小于300 m的应用场合。

系统的输入信号包括串口信号、网络信号和并行视频信号等。分别选用MAX232，RTL8201，SN74LVC4245等芯片组成接口电路，将输入信号转换为FPGA支持的LVTTL／LVCMOS电平信号，起到保护器件和增加信号驱动能力的作用。

接收板FPGA首先完成系统输入信号的接收工作，再将异步时钟域的信号转换到统一的系统时钟下，接下来将信号并串转换并添加起始位、停止位和校验位组成特定的帧格式，然后对其进行8 B／10 B编码，最后通过差分I／O以LVDS电平输出。接收板FPGA接收到串行信号后将信号解码、解帧，抽取出原始数据进行恢复，最后通过相应的I／O将恢复后的信号输出给各接口。

从FPGA直接输出的LVDS信号在100 Mb／s传输速率下传输距离不足10 m，需要使用电缆驱动电路增加LVDS信号的驱动能力，同时使用接收均衡电路补偿通过电缆传输后衰减的信号，达到加强系统长距离传送能力的目的。

如果使用1根同轴电缆传输时钟，其余传输数据，会因为无法保证这些电缆严格等长导致接收数据的建立时间和保持时间无法满足后级电路的要求。另一方面，经过传输后时钟信号的Jitter会增加，使FPGA内部的PLL无法锁定时钟。本系统电缆上传输的都是数据信号，接收端同步时钟通过时钟恢复电路从串行数据中还原。

2 系统的硬件设计

2．1 FPGA部分电路设计

系统选用Xilinx公司Spartan3系列的FPGA：S3C500E。它有10 476个逻辑单元，232个I／O，4个时钟管理模块(DCM)，存储器包括360 Kb的块RAM和73 Kb的离散RAM。所有I／O可以组成92组LVDS差分对，最高输入输出速率高到622 Mb／s，所以系统不需要额外的电路实现LVDS接口。DCM模块可以将输入时钟灵活的倍频或降频，最高工作频率达到311 MHz。以上参数和性能不仅满足当前的设计需求，而且为系统的升级保留了充足的设计余量。FPGA外围电路包括时钟部分和配置部分。时钟使用电路板上的晶振提供，通过GCLK脚与FPGA相连。GCLK是专用时钟引脚，这个脚的驱动能力强，到所有逻辑单元的延时基本相同。配置电路采用主动SPI模式。相比其他模式，主动SPI模式的外围电路简单、体积小、成本低。而且SPI FLASH的容量大，除了存储配置文件，还可以存储其他用户数据。S3C500E的配置文件大小为2 Mb，本系统采用存储量为16 Mb的M25P16作为配置存储器。

2．2 传输部分电路设计

传输部分设计包括选择同轴电缆和设计相应的发送接收电路。本系统选用的同轴电缆型号为SVY-50-3，成本低、性能好。这款电缆的特征阻抗为50 Ω，速率150 MHz时信号传输100 m的最大衰减为18．01 dB。它具有良好的屏蔽特性，可以在复杂的电磁环境中正常工作。电缆驱动电路和接收均衡电路分别选用National Semiconductor公司的芯片CLC005和CLC012。CLC005支持LVDS电平输入，最高传输速率达到622 Mb／s，输出信号峰一峰值从O．7～2 V。CLC012可以自动均衡频率在50～650 MHz的信号。时钟恢复器件选用CLC016，它的输入信号来自CLC-012，输出时钟和数据接FPGA，恢复的时钟在数据上升沿有效。CLC005和CLC012用于特征阻抗为75 Ω的传输系统，针对本系50 Ω特征阻抗的同轴电缆，需要改动外围电阻配置，否则会因为阻抗不匹配引起信号反射，最终导致信号传输质量下降。相应的配置方式如图2所示。

 

配置方式