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FPGA上同步开关噪声的分析
概述
随着半导体技术的快速发展，近年来FPGA 的器件容量和输入输出的管脚数量都极大的增加了，例如StratixIV 器件，最大的一款EP4SE680 拥有68.11 万个逻辑单元和1104个输入输出管脚。大量的输出管脚在同一时刻翻转会引起同步切换噪声。目前同步切换噪声是FPGA 领域的一个新的挑战。
同步切换噪声的定义
当大量的输出管脚在同一个时刻从高电平到低电平的切换或者从低电平到高电平的切换，会在相邻的管脚上引入噪声，这就是同步切换噪声。典型的一个同步切换噪声的测试设置如图。设置中，FPGA 器件的输入输出的电平标准配置为SSTL18 ClassII。多个在同一时刻不断翻转的输出管脚定义为干扰者。一个保持为高或者低的输出管脚定义为被干扰者。干扰者和被干扰者典型的容性负载值为10pF。干扰者以同一个时钟信号的边沿作为触发。
当干扰者信号同时从低电平到高电平切换时，在被干扰者信号上会观测到一个负电压的噪声。当干扰者信号同时从高电平到低电平切换时，在被干扰者信号上会观测到一个正电压的噪声。
随着干扰者信号数量的增加，噪声的幅度也会随着增加。在相同数量的干扰者情况下，如果把被干扰者远离干扰者，噪声的幅度会有所降低。
同步切换噪声的机制
不同于一般的信号完整性问题，同步切换噪声是由多个噪声机制共同作用的结果。在其中，目前一般认为同步切换噪声主要是由两种机制共同作用造成的。
1．电源网络的Delta-I 噪声
当信号从低电平切换到高电平,上拉驱动器打开同时下拉驱动器关断。电流从Vccio 开始流通，电流环路是从电源到器件芯片的供电回路。由于电源网络的电感特性，会遏制电流立刻到达器件芯片。因此在Vccio 上会有一定的压降。这就是电源网络的Delta-I噪声。
电源网络的Delta-I 噪声可以表示为：
Δv = L dI/dt
其中，L为封装和PCB上的串行电感。dI/dt是当电平翻转时的电流。
2．互感性的信号串绕
这里所说的串绕，主要是指发生在芯片封装上和在器件的引出过孔区域的互感性的串绕。
在器件的封装和器件的引出过孔区域，器件的所有输入输出管脚以平行的紧耦合的形式在这个小区域内存在。
每个输出管脚的焊球，相应的PCB 过孔以及附近的电源或者地的管脚会形成一个回路。而多个相邻的输出管脚会共用一个电源或者地的回路。它们不可避免的会发生互感性的串绕。当多个输出管脚同时翻转，会有瞬态的电流流过回路。瞬态的电流必然会导致对相邻的管脚上产生互感性的串绕。
互感性的串绕可以表示为：
Δv’ = ΣMiq di/dt
其中，Miq 是被干扰者与每一个干扰者之间的互感系数。dI/dt 是当电平翻转时的电流。
同步切换噪声信号的分析
同步切换噪声是由两种机制独立并且同时作用，我们也可以从同步切换噪声信号中分析出来。
我们以一个上升沿时间为Tr，周期为T 的时钟信号作为参考。把这样的时钟信号通过傅利叶变换到频域空间，得到它的频谱。分析它的频谱，0.35/Tr 是信号的膝频率点。频率低于膝频率点的信号能量以20dB 的速度衰减，而频率高于膝频率点的信号能量以40dB 的速度急剧衰减。
对于同步切换噪声的信号，我们可以通过示波器得到相应的波形，相应的变换到频域空间。我们可以看到同步切换噪声信号的频谱上有两个能量峰，其中一个位于频率较低的部分，另外一个位于频率较高的部分。
回顾同步信号切换噪声的发生机制，频率较低的部分是由电源网络的Delta-I 噪声引起的。而频率较高的部分是由互感性的信号串绕引起的。通常来说，电源网络的Delta-I 噪声的频率位于200Mhz 附近，这个取决于电源网络的阻抗特性。
互感性的信号串绕的频率较高，一般说来，位于1Ghz 以上的频率，取决于传输线的长度和特征参数。
所以基于以上的分析考虑，对于同步切换噪声的测试要求是需要3Ghz 带宽以上的实时示波器。
关键因素的分析
1．PCB 的引出过孔区域
PCB 的引出过孔区域包括封装的焊球，PCB 上的过孔。在这个区域内对同步切换噪声的两个机制都有主要的作用。有两个因素值得注意：封装的焊球，PCB 上的过孔是引入串行电感的主要因素。有大量的输入输出信号平行的位于这个狭小的区域也是串绕发生的区域。
随着PCB 叠层的增加，PCB 的引出过孔区域的长度会明显的增加，例如对于22 层的PCB叠层，这个区域的长度大约3600um。
一般来说，建议电源层和地层位于接近器件的位置，这样可以有效的减少引出过孔区域对电源和地的串行电感的贡献。
2. 信号对电源和地的比率
如果过多的信号共享一个返回通路，随着信号对电源和地的比率的减少，可以有效的减少互感性的串绕。
3. 封装和芯片中的去耦电容
下图显示了电源网络的频域特性在不同电容作用下的仿真结果。初始的频域仿真可以看到电源网络阻抗在230Mhz 的频点附近达到最大值。随后的仿真显示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低频的范围，ODC 作用在较高频的范围。
时域仿真显示芯片内部电源的提高，这个结果也是符合实测的结果。
3. 封装和芯片中的去耦电容
下图显示了电源网络的频域特性在不同电容作用下的仿真结果。初始的频域仿真可以看到电源网络阻抗在230Mhz 的频点附近达到最大值。随后的仿真显示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低频的范围，ODC 作用在较高频的范围。
时域仿真显示芯片内部电源的提高，这个结果也是符合实测的结果。
可能的解决方法
1．可编程的电流强度
可以设置输出管脚的驱动电流强度值, 使用较小的电流值,会相应的降低SSN 噪声。这个方法要在保证信号完整性质量的情况的条件下使用。
2．可编程的信号斜率
Stratix IV的输出驱动可以可编程的输出斜率控制，这样可以配置低的噪声或者高速的性能。更快的斜率提供高速的翻转满足高性能的系统要求。慢的斜率有助于减少系统噪声，但是增加了一定的上升沿和下降沿的延迟。每一个输出管脚都有独立的边沿控制允许针对每一个输出定制斜率。
3. 可编程输出延迟
Stratix IV 器件在每一个单端输出驱动器也支持输出延迟。输出延迟链独立的控制每一个输出驱动器的上升沿和下降沿延迟。可以将同一个时钟沿翻转的管脚分成几组不同的延迟输出，有助于减少同步切换噪声。这个方法是在使用时序的余量来优化噪声。
4．合理的端接
合理的端接有利于减少反射，从而减少串扰的影响。Stratix IV器件的动态串行和并行端接可以提供阻抗匹配和端接能力。片内端接提供了比片外端接更好的信号质量，减少了寄生参数，同时减少板的面积也降低了成本。
5．软地和软电源
另外,未用的输入输出管脚散布在翻转的管脚之间,未用的管脚的状态会影响整体的SSN性能。把这些未用的管脚在单板上连接到平面或者电源平面有助于减少SSN 噪声。这种未用管脚的设计一般称为软地。
结论
Stratix IV 器件不仅提供了很好地性能和很大的容量，而且提供了多样的方法应对SSN噪声的挑战。
参考资料：
1．Analysis of FPGA Simulation Switch Noise in three Domains: Time, Frequency, and Spectrum by Dr. Hong Shi, Geping Liu, Alan Liu
2．BGA Crosstalk by Dr. Howard Johnson
3．FPGA Design for Signal and
4．Stratix IV device handbook by Altera
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