Astro工具解决ASIC设计时钟偏斜和干扰分析

　　引言

　　随着系统时钟频率的提高，时钟偏斜和干扰开始成为IC工程师重点考虑的问题。增大时序电路的时钟频率，减小时序电路的容差能提升未来的系统性能。低偏斜时钟缓冲器和锁相环时钟驱动器将帮助设计人员设计出速度、偏斜和抗噪性能等指标满足要求的电路系统，但必须将时钟电路设计为一个时钟系统，考虑时钟分步网络的各个方面，包括驱动器、传输线路和信号布线等。

　　时钟偏斜

　　时钟偏斜定义为在时钟分布系统中到达各个时钟末端（即器件内部触发器的时钟输入端）的时钟相位不一致的现象。如果时钟偏斜超过所允许的最大值，电路的同步可能会发生失效。

　　偏斜主要由两个因素造成：一是时钟源驱动器件的偏差，例如同一个PLL输出的不同时钟信号之间的偏斜；另一个是时钟分配网络的偏斜

　　。由于时钟信号驱动系统中的大量元件为了达到同步必须同时接收到时钟信号，因此它们之间的任何时间差异都将直接影响系统性能。小的偏斜可以忽略，但大到一定程度就会严重影响设计的时序，因此需要在设计中尽量减小其影响。

　　输出偏斜也叫做引脚到引脚的偏斜，它是指同一器件上同一跃迁的任何两个输出延时之间的差值。电子工程设计发展联合协会（JEDEC）将输出偏斜定义为单一器件输出之间的偏斜，该器件的所有驱动输入应连接在一起，输出部分在同一方向切换，并驱动相同的负载。目前，高性能时钟缓冲器中的常见输出偏斜约为200ps。器件到器件的偏斜也称为封装偏斜，被定义为在相同环境下工作的两个或多个独立器件的任何指定输出之间的传送延时之差。其中，相同的环境指的是相同的输入信号、电源电压、环境温度、封装、负载等。目前的高性能缓冲器中典型的元件到元件偏斜约为500ps。

　　时序分析

　　为了保证同步系统的正常运行，所有的时序单元必须在给定的时钟周期内正常工作。如果时序单元的总和超出了可用时间限制，系统就会发生故障。进行时序分析能够确定可能会占用时钟周期的所有因素并评估这些因素所带来的影响，令设计者了解其设计的电路能够以多快的速度运行，以及当前系统还有多大的宽裕度等。

　　使用同步系统基本元件的简化设计电路如图1所示。寄存器FF1在时钟的每个上升沿驱动，输出Q1并将其作为组合逻辑电路C2的输入信号。寄存器FF2使用与FF1相同的时钟进行控制。来自于组合逻辑电路C2的数据必须先于时钟到达，即需要一定的建立时间；而且必须要持续足够的时间以便使寄存器FF2能够获得正确的输出，即需要一定的保持时间。