三星3nm工艺创新采用‘GAAFET结构’ 芯片面积减少45％

韩国三星电子于15日宣布在“Samsung Foundry Forum 2019 USA”上发布工艺设计套件（PDK）0.1版3nm Gate-All-Around（GAA）工艺“3GAE”。

与7 nm工艺相比，3GAE可将芯片面积减少高达45％，降低50％的功耗或实现35％的性能提升。基于GAA的过程节点有望用于下一代应用，如移动，网络，汽车，AI和物联网。

3GAE的特点是采用GAA的专利变体“MBCFET（多桥通道FET）”而不是传统的GAA，该公司已经完成了测试车辆设计，并将专注于提高其性能和功率效率。

图：晶体管结构的转变

在传统的GAA中，由于沟道是nm线的形式，因为沟道薄且小，所以难以传递更多的电流，并且必须设计诸如增加堆叠数量的措施。它使用通道结构来排列nm片，增加了栅极和沟道之间的接触面积，并实现了电流的增加。

该公司声称它将彻底改变半导体行业，其中MBC FET已经小于4nm，并为第四次工业革命提供核心技术。

图：结构

根据该公司发布的工艺路线图，将使用极紫外（EUV）曝光技术制造4个7nm至4nm的FinFET工艺，然后使用EUV制造3nm GAA和MBCFET。而目前他们已经做到了！

该公司将在2019年下半年开始批量生产6nm工艺器件，同时完成4nm工艺的开发。5nm FinFET工艺的产品设计于2019年4月开发，也将于2019年下半年完成，并将于2020年上半年开始量产。开发28FDS，18FDS，1Gb容量的eMRAM也计划于2019年完成。

图：传统的GAA和MBCFET