浅谈CMOS技术缩放的三个时代

文章来源：十二芯座

原文作者：Lychee

本文介绍了晶体管密度缩放的三个不同的缩放时代：几何缩放、等效缩放和超缩放(或功能多样化)。

在过去的五十年中，半导体行业经历了两个截然不同的缩放时代：几何缩放时代和等效缩放时代。随着晶体管和存储器的特征尺寸接近 10 纳米，很明显，在水平方向上进一步缩放的空间正在耗尽。此外，数据丰富型计算的兴起加剧了传统计算架构中计算核心与存储模块之间存在的互连瓶颈。在这里，我们认为电子行业即将进入一个新的、第三个缩放时代 —— 超缩放时代，在这个时代，根据数据丰富型工作负载的需求，在需要时添加资源。这个时代将由超越玻尔兹曼晶体管、嵌入式非易失性存储器、单片三维集成和异构集成技术的进步所推动。

随着晶体管尺寸的不断缩小，提高基本构建模块 —— 晶体管的内在性能变得越来越困难。因此，大量的研发工作集中在器件电路协同设计上，通过高效的设计技术协同优化(DTCO)来榨取最后几滴效率。尽管如此，一个事实仍然存在：如果晶体管的性能能够得到改善，它可以立即在各个层面显著提高效率。因此，我们认为对晶体管新想法的研究将继续进行。

晶体管的性能和能效由导通状态电流以及在给定工作电源电压下的导通状态与截止状态电流比决定。存在一个最小允许工作电源电压，以防止截止状态电流(IOFF)不可接受地增加，同时保证可接受的导通状态电流(ION)。有两种互补的方法可以在保持 ION 与 IOFF 电流比恒定的情况下缩小晶体管的最小电源电压。第一种方法涉及将锗、III-V 族化合物半导体和碳纳米管作为超越硅的沟道材料，它们具有更高的本征载流子迁移率和更快的势垒顶部注入速度。更高的迁移率和速度使得这些具有非硅沟道的晶体管能够在低栅极过驱动电压(即栅极电压高于阈值电压的量)下以高导通状态电流工作，并能够在比硅晶体管更低的电源电压下实现高速操作。第二种方法与改善晶体管的所谓亚阈值摆幅有关。摆幅是指将 MOSFET 沟道中的源极到漏极电流改变一个数量级所需的栅极电压量。事实证明，MOSFET 源极和漏极处的电子玻尔兹曼分布将亚阈值摆幅限制在每十倍 60mV 的最小值。

CMOS 技术缩放的三个时代

晶体管密度缩放的过去、现在和未来趋势，描绘了三个不同的缩放时代：几何缩放、等效缩放和超缩放(或功能多样化)。晶体管的各个方面(如栅氧化层、结、沟道掺杂和物理栅长)的比例缩放是几何缩放时代的特征。等效缩放时代见证了诸如硅锗、基于铪 (Hf) 的高 κ 电介质等非常规材料的引入，以及诸如 FinFET 等非平面器件结构的出现，它们分别缩放了有效迁移率、电栅氧化层厚度和有效晶体管宽度。在未来，材料创新、具有逻辑和存储功能的器件以及异构集成技术将在先进电子学中实现超缩放时代。Litho 表示光刻;BEOL 表示后段制程;ALD 表示原子层沉积。

高性能逻辑领域的器件研究团体一直将重点放在提高逻辑晶体管的原始性能和能效以及处理器速度上。另一方面，如动态随机存取存储器(DRAM)等存储领域的器件研究团体则将密度和成本作为技术发展的主要关注点。结果，半导体行业朝着两个方向发展：逻辑技术团体专注于更快的时钟速度，而 DRAM 团体则以不断提高容量为目标。在 1980 年至 2000 年的二十年期间，处理器速度每年增长 60%，而 DRAM 的访问时间每年仅提高 10%。最初的存储墙问题凸显了快速处理器和相对较慢的存储器之间日益扩大的性能差距。自 2005 年以来，由于有功功耗限制，处理器时钟速度停滞不前，存储器延迟也趋于平稳。在过去十年中，随着每个芯片上处理器核心数量的增加以及数据密集型计算工作负载(如大数据分析、大规模数据并行图形处理、使用深度和循环神经网络的图像分类和语言处理)的兴起，存储器访问速度、存储器带宽和存储器能耗再次成为限制系统性能的关键瓶颈。

那么，在超缩放的下一个时代，我们需要哪些技术突破才能使系统有效地扩展、打破存储墙并满足数据密集型计算应用的需求呢?扩大片上嵌入式存储器(即静态随机存取存储器 SRAM)容量，结合多线程、乱序指令执行和更深的逻辑流水线，是芯片架构师缩小处理器与存储器性能差距的一种方法。硬件方面的演进方法包括将存储芯片通过硅通孔(TSV)直接堆叠在处理器核心上方，实现三维堆叠。还有人探索更具冒险性的路线，即将多个存储芯片堆叠在逻辑芯片上方，并使用非接触式方法(例如电容或电感耦合)进行高带宽的处理器与存储芯片之间的通信。

展望未来，我们预见到有两条途径可能为未来的数据密集型应用打破存储墙：将计算引擎和密集的存储模块(超越 SRAM)共同放置在一起，以实现两者之间的高带宽数据流量;通过设计具有融合的存储和逻辑功能的器件，模糊逻辑和存储之间的界限，使得计算可以嵌入到存储器本身中。

目前，SRAM 和 DRAM 是嵌入式存储器的主要选择。这两种存储器都是易失性的，需要始终供电以保持其信息状态。虽然 DRAM 在密度上比 SRAM 有显著优势，但它也比 SRAM 慢，并且需要定期刷新，这对于嵌入式应用来说会导致严重的功耗问题。另一方面，SRAM 由六个精心设计尺寸的 CMOS 晶体管组成，单元面积大得多，并且比 DRAM 消耗更多的待机泄漏功率，从而限制了嵌入式存储器的可实现尺寸。降低 DRAM 中的刷新功率和 SRAM 中的泄漏功率仍然是器件研究团体的关键目标。除此之外，器件研究团体正在认真寻找具有与 DRAM 相似的单元尺寸和速度但具有零待机功率(忽略外围电路)的替代形式的嵌入式非易失性存储器(eNVM)，以便与高性能逻辑共同集成。

具有浮栅或电荷陷阱层的单晶体管闪存是 eNVM 的一个潜在选择。然而，它需要高幅度(远高于逻辑兼容电源电压)和长时间的编程脉冲来给浮栅充电或用电子填充陷阱位点。此外，闪存的耐久性有限，因此嵌入式闪存主要用于写入操作较少的应用，例如存储系统从断电状态即时启动的代码。

新兴 eNVM 器件的最新进展带来了更有趣的选择。有五种新兴的 eNVM 器件：自旋转移矩磁性随机存取存储器(STT-MRAM);具有一个晶体管和一个电容器配置的铁电随机存取存储器(FeRAM);单晶体管 FeFET 存储器;相变随机存取存储器(PCRAM);和电阻随机存取存储器(RRAM)。RRAM/PCRAM 的三维版本根据它们在垂直方向上的堆叠方式可进一步分为垂直 RRAM/PCRAM 或交叉点 RRAM/PCRAM。

STT-MRAM 和 PCRAM 是目前新兴 eNVM 候选技术中最成熟的器件技术。在 STT-MRAM 中，利用自旋极化电流通过自旋转移矩来翻转磁性隧道结堆栈中的磁性层方向。虽然 STT-MRAM 比传统的 MRAM 更具可扩展性，但对于嵌入式存储器应用来说，写入电流密度以及因此产生的写入功率仍然相当高。诸如电压控制磁各向异性、自旋轨道矩(SOT)切换和磁电耦合等新的器件物理特性为降低未来 MRAM 器件的写入电流密度和提高写入速度提供了有趣的途径。相变存储器(PCM)基于硫族化物玻璃在高电阻非晶态和低电阻晶态之间的可逆相变，这是通过电流脉冲对材料进行焦耳加热和冷却来触发的。PCRAM 存储器比 STT-MRAM 具有更高的电阻比，因此具有更高的读取余量。然而，它的写入能量更高，写入延迟也比 STT-MRAM 长。

RRAM 与 PCRAM 类似，有望在写入能量和写入延迟方面克服 PCRAM 的缺点。RRAM 涉及一种通常处于绝缘状态的电介质，但在施加电压时可以通过氧空位(氧化物 RRAM)或金属阳离子(导电桥 RRAM)的原子薄细丝使其导电。RRAM 中的一次性电形成过程所需的电压可能非常高;然而，RRAM 中的编程电压与逻辑电源电压兼容，使其成为 eNVM 的一个有吸引力的选择。但是，由于导电细丝形成过程的随机性，RRAM 存在周期到周期以及器件到器件的变化。目前的研究重点是如何以确定性的方式形成细丝，使 RRAM 成为可行的 eNVM 选择。RRAM 的三维集成，无论是作为垂直 RRAM(类似于 3D NAND 闪存)还是作为交叉点阵列，都可以实现足够大的密集片上嵌入式存储器，以缓解存储墙问题。3D RRAM 的一个关键挑战仍然是集成具有足够非线性开关特性的两端选择器或访问器件，以抑制潜行路径泄漏电流，特别是在大型阵列中。

FeRAM 是另一种非易失性存储器候选技术，它结合了 DRAM 单元的快速读写访问，由一个铁电电容器和一个晶体管组成。FeRAM 主要使用锆钛酸铅(也称为 PZT)作为铁电材料，其厚度难以缩小，导致编程电压高且延迟比 DRAM 长。最近在掺杂二氧化铪(掺杂 HfO₂)的超薄层中发现了铁电性，这种材料在当今前沿 CMOS 逻辑晶体管的栅极堆栈中广泛用作高 κ 电介质，这极大地改变了铁电存储器的格局。基于单晶体管的 FeFET 存储器已经得到展示并与前沿 CMOS 工艺集成。掺杂的氧化铪在厚度缩小到小于五纳米时仍保留铁电特性，并且表现出比其钙钛矿对应物高一个数量级的矫顽场。这两个因素都减少了由底层沟道电容引起的去极化场对 FeFET 保留特性的不利影响。