AMD官宣第6代EPYC“Venice”正式量产

近日，超威半导体（AMD）正式宣布，代号为"Venice"（威尼斯）的第6代AMD EPYC™处理器已采用台积电先进2纳米（N2）制程技术进入量产阶段。这不仅是AMD与台积电在先进制程合作上的又一重大里程碑，更标志着全球数据中心芯片正式迈入2nm时代——Venice也由此成为业界首款在台积电2nm工艺上实现量产的高效能运算（HPC）产品。

Venice基于全新Zen 6架构打造，预计将于2026年内正式发布。其所采用的台积电N2工艺，是台积电首个依赖全环绕栅极晶体管（GAA）的制程技术，被视为半导体制造领域的又一次革命性飞跃。与前代N3工艺相比，N2可在同等性能下实现24%至35%的功耗降低，或在同等电压下实现约15%的性能提升，晶体管密度也达到N3的1.15倍。这些提升源自GAA晶体管架构与N2 Nanoflex DTCO（设计技术联合优化）技术的协同，能够更好地平衡性能与能效，为高性能计算和AI应用提供了更强有力的硬件支撑。

AMD董事长兼首席执行官苏姿丰博士表示，在台积电2nm制程技术上推进Venice的量产，是加速下一代AI基础设施发展的重要一步。随着AI与代理式（Agent）工作负载快速扩展，客户需要能更快从创新走向量产的平台，AMD与台积电的深度合作正协助公司以前所未有的速度和规模，将领先的计算技术推向市场。台积电董事长兼总裁魏哲家博士也回应称，AMD采用2nm工艺持续取得重大进展，反映了领先制程技术与先进设计创新结合的重要性。

在制造布局方面，Venice目前已在台湾的台积电工厂启动量产爬坡，与此同时，AMD计划未来将该产品的量产扩展至台积电位于美国亚利桑那州凤凰城的Fab 21晶圆厂。这一布局充分体现了AMD对全球多元化先进制造产能的战略重视，以更好地满足全球客户对高性能计算芯片持续增长的旺盛需求。AMD与台积电的合作已涵盖扩展现代数据中心计算所需的全套关键技术——从用于下一代CPU的2nm制程，到SoIC®-X与CoWoS®-L等先进封装技术，这些技术已广泛应用于AMD完整的AI与数据中心产品组合中。

在宣布Venice量产的同时，AMD还透露了更远的产品蓝图。代号为Verano的第6代EPYC后续产品，计划将台积电2nm工艺进一步延伸，并在该平台上首次引入LPDDR内存技术，以满足功耗受限场景下对CPU性能、带宽与能效的极致需求。值得注意的是，LPDDR此前在数据中心CPU领域几乎从未被采用，AMD此举意味着LPDDR正在成为下一代数据中心CPU的共性选择。AMD特别强调，随着AI应用从训练与推理扩展至日益复杂的代理式工作负载，CPU在协调数据中心内的数据传输、网络、存储、安全及系统编排上的角色愈发关键，Venice正是为这一趋势量身打造。

在宣布Venice量产的同一天，AMD还公布了一项重大投资计划——将在中国台湾生态体系投资超过100亿美元，以扩大战略合作伙伴关系并提升下一代AI基础设施的先进封装制造产能。其中，AMD将与日月光、星光半导体等合作伙伴共同开发和验证下一代基于晶圆的2.5D桥接互连技术，提升互连带宽并提高电源效率；同时与力成科技合作验证业界首款2.5D面板级EFB互连技术，支持大规模高频宽互连。这些技术改进将直接支持Venice CPU的高性能需求，转化为速度更快、效率更高的系统，在实际功耗和散热限制下提供更高的每瓦性能。

Venice的量产正值AMD在服务器市场持续扩大市占率之际。AMD表示，客户对EPYC处理器的需求日益增长，以推动现代化的云端、企业、高效能运算及AI部署。从流片成功到正式量产，AMD仅用一年时间便完成了从验证到规模化生产的跨越，再次展现了其在先进制程与芯片设计领域的强大执行力。在AI基础设施竞争日趋白热化的当下，Venice以2nm制程、Zen 6架构、先进封装与LPDDR内存等多重技术创新，为AMD巩固AI基础设施的CPU根基提供了坚实保障，也为整个数据中心产业树立了新的性能与能效标杆。