面向AI芯片VPD(垂直供电)封装技术方案的全景解析: 拓扑、互连、磁件、电容、FET与控制系统的选择-电子发烧友网

导语

今天我们来聊聊 VPD（Vertical Power Delivery，垂直供电）。

VPD 是一种面向高功率 AI 芯片的系统化供电设计思路，其核心在于将低压大电流路径尽量压缩到芯片附近的垂直方向，并通过封装内部或封装下方的集成电压调节器（In-Package IVR）完成最终电压转换。对于 AI 数据中心电源来说，VPD 能够显著降低 I²R 损耗、缓解焊球压力、降低回路电感、改善瞬态噪声，同时支撑 2:1、4:1、8:1 IVR 拓扑的系统优化，使芯片供电更高效、可靠且可扩展。

当然，如果我们只把 VPD 理解为“把 VRM 放到芯片旁边”，就会严重低估它的价值。随着 AI 处理器功耗升至数千瓦级，传统板级横向供电从主板、BGA 焊球、封装基板到 SoC 核心的路径，正被I²R 损耗、焊球电流、封装面积、瞬态噪声和电迁移约束同时卡住，供电不再是外围问题，而是芯片、封装、板级电源和系统架构共同决定的核心瓶颈。

图片来源：SysPro | VPD 的问题起点，是 AI处理器 Vcore 侧 I²R 损耗快速上升

今天我们要讲的 VPD 技术方案，核心思路并不是追求一个单点转换效率，而是通过In-Package IVR（封装内集成电压调节器）把高电流路径缩短、把低压大电流区尽量压缩在 SoC 附近，同时把更高电压、更低电流的能量传输路径留给 BGA、PCB 和主板电源模块。

这样做的直接收益包括：降低 I²R 损耗，减轻电源路径 EM 约束，降低回路电感，改善 AC transient 下的供电噪声，并进一步降低 SoC 所需的 VDDMIN 余量。

图片来源：TSMC |In-Package IVR 通过降低高电流路径阻抗和回路电感改善供电质量

这个问题背后的系统思考是，AI 芯片未来的供电架构，不能再只问“某个 VRM 效率是多少”，而要问转换比应该放在哪一层？低压大电流应该经过多长路径？焊球数量是否还能支撑？封装基板是否有足够低阻互连？磁件和电容是否能进入封装？拓扑选择是否能兼顾效率与动态响应？

今天这篇文章会围绕以下几点核心展开：为什么需要 VPD？In-Package IVR 有什么收益？2:1 / 4:1 / 8:1 拓扑怎样取舍？以及这条路线对 AI 数据中心电源链条带来的工程启示？

图片来源：TSMC |VPD 不只是拓扑选择，而是互连、磁件、电容、FET 与控制的系统组合

1. 为什么 AI 芯片供电必须走向 VPD？

正式开始前，我们要先把问题边界讲清楚。

AI 处理器的算力扩展，本质上会把更多晶体管、更高并行度、更强 HBM 带宽和更大的封装集成度压到同一个平台里。功耗上去之后，如果核心电压仍然维持在 0.6V～0.8V 左右，那么供电电流就会非常夸张。这里真正危险的不是功率数字本身，而是低电压、大电流、长路径同时出现。

在这种条件下，供电路径上的任何微小电阻都会被 I²R 放大。

I 增加一倍，损耗不是增加一倍，而是增加四倍。AI 芯片电源系统由此进入一个很不舒服的区间：继续从板级 VRM 直接向 Vcore 输送低压大电流，会让BGA、封装基板、RDL、power grid和PCB 铜层承受越来越高的电流密度。

图片来源：SysPro | AI 处理器 Vcore侧 I²R 损耗随年份呈指数级上升趋势

1.1 电流密度与 I²R 损耗的底层矛盾

再来看下传统电源路径。从工程角度看，传统电源路径最大问题是把“电压转换”放得太远，把“低压大电流”拉得太长。

主板上的电源模块可能具备不错的转换效率，但输出一旦变成 0.65V 或 0.7V 的大电流，就必须穿过 PCB、BGA、substrate、interposer，再进入 SoC。这个路径里每一段都有等效电阻，每一段都会产生导通损耗。

图片来源：TSMC | Z轴寻址：供电层级空间寻址矩阵

这里面需要关注的重点是：AI 芯片供电的损耗并不只发生在电源模块内部，而是发生在整条 PDN 路径上。如果工程团队只盯 VRM 本体效率，而不计算封装、焊球和互连的路径损耗，就会低估 VPD 的价值。

图片来源：TSMC | AI算力激增触发的底层物理死局

SysPro 备注：为什么 I²R 是“系统级矛盾”？

I²R 损耗的关键不在 R 单独有多大，而在 I 被低压大功率需求推到很高之后，路径电阻立刻变成主导项。所以，VPD 的核心底层逻辑就是：不要让最高电流穿过最长路径。

1.2 焊球面积与封装供电边界

此外，第二个矛盾是焊球。

BGA solder ball 的电流能力并不是无限的，它受到热机械应力、电迁移、封装可靠性和焊点结构的约束。电流继续上升，最直接的补救办法就是增加更多 power / ground balls。但焊球数量一增加，封装 footprint 就会变大，电源路径阻抗又会进一步恶化。

图片来源：TSMC |焊球瓶颈量化

这就形成了一个典型的负反馈：为了送更多电流，需要更多焊球 -> 更多焊球带来更大面积 -> 更大面积带来更长、更高阻的供电路径 -> 更高路径损耗又要求更强供电能力。

直至到某个节点，为了给 die 供电所需的面积会接近甚至超过 die 本身面积，这就是传统横向供电难以继续线性扩展的原因。

图片来源：TSMC |无 IVR 与 2:1 IVR 下的 solder ball overhead 对比，显示焊球面积瓶颈

1.3 VPD 不是电源小型化，而是供电路径重构

所以 VPD 的关键并不是“电源模块做得更小”，而是把电压转换的位置向芯片侧移动，让更高电压、更低电流通过 BGA 和封装大路径，再在接近 SoC 的位置转换成低压大电流。

如果让我一句话来概括的话：VPD 是用空间位置换电气损耗，用封装复杂度换系统可扩展性！

图片来源：TSMC |In-Package IVR的系统收益

这也是为什么 VPD 必须和 advanced packaging 放在一起看。

没有低阻 interposer、RDL、micro-bump、先进基板和高密度互连，垂直供电就没有足够好的电气收益；没有高密度电容、低损耗磁件、低 Rds(on) FET 和高带宽控制，封装内 IVR 也很难真正成立。

图片来源：TSMC |CoWoS封装内供电位置

2. In-Package IVR 的系统收益

上面，我们在明确了 AI 芯片供电面临的路径损耗、焊球限制和瞬态噪声等核心瓶颈之后，我们需要问一个系统性问题：如何让高电流供电既可控又高效，同时兼顾封装和板级约束？

答案就是:In-Package IVR（封装内集成电压调节器），它也是本文核心对象VPD 的关键技术实现之一.

相比传统板级 VRM，In-Package IVR 把低压大电流转换靠近 SoC 核心，直接缩短电流路径，降低路径损耗和回路电感，同时减轻焊球和封装压力。这种方案不仅是局部优化，而是从系统层面重新定义 AI 芯片供电链条的工程方法。

因此，接下来我们重点分析In-Package IVR 的两层系统收益，并展示它如何在实际工程中缓解 VPD 面临的主要瓶颈，为后续 2:1 / 4:1 / 8:1 拓扑选择提供参考。

图片来源：TSMC |封装内垂直电压调节器可降低 I²R 损耗、回路电感与瞬态噪声

图：范式转移：用空间位置换取电气效率

2.1 高电流路径缩短...

2.2 瞬态噪声与 VDDMIN 下降...

2.3 BGA / CoWoS / In-Package 三种位置的损耗差异...

3. 垂直堆叠与供电层级：完整版继续展开

前两章把VPD 的底层矛盾和In-Package IVR 的系统收益讲清楚。真正进入工程方案后，还需要继续拆解 CoWoS / Under-Package 的位置差异、IVR 所需关键设计要素（元器件/核心参数）、2:1 / 4:1 / 8:1 拓扑取舍，以及这些方案对 AI 数据中心从 800VDC 到 Vcore 纵向电源链条的影响。