巨霖科技钱蓓杰亮相AEIF 2026汽车电子创新大会

近日，AEIF汽车电子创新大会车规芯片产业化与生态协同分论坛，巨霖科技销售总监钱蓓杰发表主题为《车规芯片高速信号仿真挑战与解决方案》的演讲。

演讲开场，他直接抛出一组数据——两个DDR设计方案，仿真结果差距极小：

·方案A：眼高 70.3mV / 眼宽 26.3ps，传统Signoff判定裕量更大，为优选方案。

·方案B：眼高 69.9mV / 眼宽 25.8ps，传统Signoff判定裕量略小，次优。

将生产工艺偏差纳入分析后，结论完全颠倒：

·方案A量产缺陷率：13.8%

·方案B量产缺陷率：7.6%

眼图看起来更好的方案，上了产线之后问题更多。在汽车芯片动辄数百万片的出货量面前，这几个百分点的缺陷率差距，是实打实的良率损失和品质风险。

"这不是个例。我们和头部IC设计客户合作的过程中反复看到同一件事：仿真通过，但量产良率达不到预期。两者之间的断层是车规芯片设计流程里经常被忽视的商业风险。"

断层从哪里来

问题不出在工程师的能力上，而出在仿真流程的两个结构性假设里。

假设一：工艺参数是固定的。传统仿真以标称工艺条件做验证，电阻、电容、走线参数取典型值。但实际生产中，每一批晶圆、每一块PCB，参数都在一个范围内浮动。高速接口的信号裕量本来就不大，这些浮动足以决定一块芯片是良品还是缺陷品。

假设二：统计分析的结果是可信的。高速并行接口Signoff普遍依赖Channel Simulation（统计分析）方法，但它在处理串扰、噪声等非线性效应时存在系统性误差，结果往往过于悲观。工程师看到的数字和真实性能之间存在偏差，裕量留多少只能凭经验判断。

两个假设同时失效：仿真参考的是理想条件，判断依据本身又不够准确。设计在两层不确定性下通过审核，风险被压缩进流片决策，等到量产才集中释放。

良率即利润：把良率目标拉进设计阶段

方案B之所以缺陷率能做到7.6%，背后是SIDesigner的DFQ（Design for Quality）功能。

DFQ的核心逻辑是：在设计阶段就把"工艺参数是有分布的"这件事考虑进来。通过DOE（实验设计）穷举关键参数的组合，用RSM（响应曲面法）建立高精度预测模型，再经蒙特卡洛仿真推算真实量产条件下的缺陷率分布——最终选择的不是标称性能最好的方案，而是在工艺波动下良率最稳定的方案。

仿真不再只是通过/不通过的门槛判断，而是变成一个可以预测量产结果的决策工具。Tape-out之前看到的不是"最理想条件下的结果"，而是"这个设计送上产线缺陷率会落在哪里"。

该方法已获多家头部IC设计公司验证。

精度是地基：仿真不准，良率预测无从谈起

DFQ能发挥作用有一个前提：仿真本身的精度要足够高，否则良率预测只是在误差上叠误差。

巨霖在仿真引擎层面做了相应探索。SIDCore采用Golden精度True-SPICE与Channel Simulation双引擎架构；在SI流程上，探索了"重回瞬态"的路径——基于Full Transient仿真结合EQ后处理，开发Transient BER等高线流程，在保持瞬态精度的同时提升实用性。

验证结果显示，无论是否考虑TX抖动，传统统计分析的眼宽/眼高均呈系统性过度悲观；Transient与Transient BER结果高度一致，证明误差来自统计算法本身，而非设计场景。精度的底座稳了，DFQ推算出的良率预测才是可以拿去做决策的数字。

三点建议

钱蓓杰在演讲结尾面向设计团队给出三点建议：

一、把良率目标提前到设计阶段讨论。DFQ的最大价值在Tape-out之前——越早介入，调整设计的代价越小，发现问题越晚，付出的代价呈指数级上升。良率目标和仿真规范应该同时被注重。

二、建立自己内部可重复的Signoff标准。车规标准对SI/PI几乎没有直接量化约束，行业在用一个无法验证的"从严"原则做判断。在标准真正清晰之前，基于真实项目数据沉淀可复用的内部标准，是目前规避量产风险最有效的方法。

三、把仿真工具纳入设计反馈闭环，而不只是验证环节。工具可以给出更准确的数字，但需要真实的设计场景去校准。设计团队提供场景，工具方持续精进算法——这个双向协作的价值，在车规这条高难度赛道上比任何其他场景都更为关键。

关于SIDesigner

SIDesigner是巨霖科技面向高速SI/PI电路级仿真的一站式平台，覆盖从芯片到封装到系统的完整链路。其核心引擎SIDCore集成Golden精度True-SPICE与Channel Simulation双仿真能力，支持高速并行接口（DDR/HBM/UCIE等）与SerDes接口（PCIe/MIPI/USB等）的全场景Signoff仿真，并提供DFQ、PDA、BERC、RS-Code等附加功能，支持工艺偏差分析、最差码型推算和FEC纠错仿真。