Si3402 ISO-EVB：PoE供电设备评估板的设计与应用

在PoE（Power over Ethernet）供电设备（PD）应用的电源设计领域，Si3402 ISO-EVB评估板是一款极具参考价值的工具。下面将详细介绍这款评估板的相关信息，希望能为电子工程师们在设计过程中提供一些有用的参考。

评估板概述

Si3402 ISO-EVB（Rev 1.0）是用于PoE供电设备电源的参考设计。关于Si3402芯片的详细信息可查阅其数据手册和应用笔记，本文主要聚焦于Si3402 ISO-EVB评估板。而关于非隔离应用的评估板，可参考Si3402 - EVB用户指南。

成功设计规划

参考设计的使用

Silicon Labs强烈建议以评估板提供的原理图和布局数据库作为设计的起点。一般不建议使用本文未描述和推荐的外部组件，关键组件规格可参考第10页的表2。同时，要严格遵循推荐的布局指南，以确保设计的稳健性和符合规格要求。为保证设计成功，可将原理图和布局数据库发送至PoEInfo@silabs.com进行审核和反馈。

评估板接口

供电方式

以太网数据和电源通过RJ - 45连接器（J1）接入评估板。该评估板可通过以下方式供电：

将直流电源连接到1、2和3、6引脚（任意极性）。
将直流电源连接到4、5和7、8引脚（任意极性）。
使用符合802.3af标准的PSE，如Phihong PSA16U - 480（PoE）。

输出特性

评估板本身没有以太网数据传输功能，直流输出位于连接器J11（+）和J12（ - ）。评估板通常出厂配置为输出+5V，但也可根据第10页表2的说明配置为+3.3V或其他输出电压。Si3402评估板的原理图和布局如图1至图6所示。Si3402 ISO - EVB通常配置为5V输出、3类签名，且未采用推荐用于更高功率水平的二极管桥旁路。若需要5V输出、4类签名和二极管桥旁路以实现更高功率水平，可选择订购Si3402 ISO - C4 - EVB。

反馈回路补偿

反馈回路补偿针对3.3V、5V、9V和12V输出以及输出滤波部分的标准和低ESR电容器进行了优化（第10页表2）。建议使用低ESR电容器，以降低输出纹波、改善负载瞬态响应并实现低温（低于0°C）运行。

物料清单

标准配置清单

文档提供了5V、3类设计或4类设计的物料清单（表1），表2和表3列出了其他输出电压和分类级别的物料清单变化。更多信息可参考“AN296：在隔离和非隔离设计中使用Si3400、Si3401和Si3402 PoE PD控制器”及其附带的Excel电子表格工具。

不同输出电压和滤波类型的组件选择

表2展示了不同输出电压（3.3V、5.0V、9.0V、12.0V）和滤波类型（标准ESR输出滤波器、低ESR输出滤波器）下的组件选择，包括变压器、输出整流器、反馈电阻、电容等。对于输出功率>10W且需要短路保护的情况，建议使用EP13磁芯。

不同分类级别的组件选择

表3列出了不同分类级别（0、1、2、3、4）下电阻R3的取值。

设计与布局检查清单

设计规划

确定设计需要的是隔离还是非隔离拓扑，可参考AN296的第4节。
从www.silabs.com/PoE下载适合特定隔离要求的原理图和布局数据库。
以EVB原理图和布局文件为起点进行系统设计。
确定负载的功率需求，包括典型的瞬态浪涌条件。为实现Si3402的最高整体效率，选择PD中使用的最高电压，必要时再进行后级稳压。
若PD设计功耗>10W，需使用外部二极管桥或分立二极管绕过Si3402的片上二极管桥，以分散热量。
根据所需的PD功率水平，参考AN296的表2选择合适的分类电阻值。
反馈回路稳定性已针对表1中的特定组件选择在整个负载范围内进行了检查。建议使用低ESR滤波电容器，避免在滤波和反馈路径中进行组件替换，同时注意额外电容负载对环路稳定性的影响。

计算特定设计的外部组件

对于非5V、3类输出配置的设计，可访问https://www.silabs.com/products/power/poe/Pages/default.aspx的Excel电子表格工具，根据设计的隔离要求选择相应的工作表（非隔离、隔离连续或隔离不连续）。若为5V输出3类设计，则无需更改外部组件。为避免非5V输出配置的潜在性能问题，强烈建议使用Excel工作表中显示和计算的精确组件和组件值。

一般设计检查项目

对于需要系统级ESD（IEC6100 - 4 - 2）耐受>15kV的设计，强烈建议使用ESD电容（图1中的C10 - C17）。
不要禁用软启动功能，确保软启动电容在原理图中并正确连接。
若设计使用AUX电源，在AUX电源串联一个3Ω的浪涌限制电阻用于热插拔。当AUX电源为48V时，参考AN296。
建议包含至少250mW的最小负载，以避免无负载时开关脉冲和从PSE汲取电流小于10mA时的误断开。若负载不足250mW，添加一个电阻负载以消耗至少250mW的功率。
若使用PLOSS功能，确保其在PD子系统中正确连接；若不需要，将该引脚浮空。

布局指南

确保Si3402的VNEG引脚通过足够的热平面连接到QFN封装的背面。
尽量缩短连接SWO并返回Vss1和Vss2的走线长度，使所有功率（大电流）走线尽可能短、直且粗。在标准PCB板上，每安培电流的走线宽度至少为15密耳（0.381mm）。
通常一个标准过孔可承载200mA电流，若走线需要在不同平面之间传导大量电流，使用多个过孔。
尽量减小从开关FET输出到电感或变压器，再从输入滤波电容（C1 - C4）返回Vss1和Vss2的环路面积，以及从电感或变压器输出到肖特基二极管，再通过第一级输出滤波电容返回电感或变压器的环路面积。若可能，使这两个环路的电流方向相同。
将感测点直接连接到输出端子，以避免PSB走线中的IR压降导致的负载调节问题。对于非隔离情况，感测点为Vposs和感测电阻R6；对于隔离情况，感测点为R5和TLV431的引脚3。
使反馈和环路稳定性组件远离变压器/电感和嘈杂的功率走线。
若输出有接地平面或正输出平面，不要通过该平面连接高电流承载组件和滤波电容，将它们连接在一起后再在单点连接到平面。
布局时注意IC关于CT1、CT2、SP1和SP2是对称的，这些引脚可以互换。