深入剖析IDT5V41066：PCIe Gen1/2时钟合成器的卓越之选

在电子工程领域，时钟合成器是确保系统稳定运行的关键组件。今天，我们将深入探讨Renesas的IDT5V41066——一款4输出PCIe Gen1/2合成器，看看它在通信和嵌入式系统中能带来怎样的优势。

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产品概述

IDT5V41066是一款符合PCIe Gen2标准的具备扩频功能的时钟发生器。它拥有4个差分HCSL输出，可用于通信或嵌入式系统，能显著降低电磁干扰（EMI）。通过选择引脚，用户可以灵活选择扩频量和输出频率。

产品特性与优势

封装与尺寸

采用20引脚TSSOP封装，电路板占用空间小，适合对空间要求较高的设计。

扩频功能

具备扩频能力，有效降低EMI，提高系统的电磁兼容性。

输出灵活性

输出可端接至LVDS，能够驱动更多种类的设备，增强了产品的通用性。

电源管理

拥有电源关断引脚（PD）和输出使能控制引脚（OE），实现更高效的系统电源管理。

配置简便

通过引脚选择扩频百分比和频率，无需软件配置，简化了设计流程。

温度范围

支持工业温度范围，适用于对环境要求苛刻的嵌入式应用。

PCIe Gen3替代方案

对于PCIe Gen3应用，可参考5V41236。

关键规格

• 周期抖动：周期到周期抖动小于100 ps，确保时钟信号的稳定性。
• 输出偏差：输出到输出的偏差小于50 ps，保证各输出信号的一致性。
• PCIe Gen2相位抖动：小于3.0 ps RMS，满足高速数据传输的要求。

引脚分配与说明

引脚分配

引脚编号	引脚名称	引脚类型	描述
1	VDDXD	电源	连接到 +3.3 V 数字电源
2	S0	输入	扩频选择引脚 #0，内部上拉电阻
3	S1	输入	扩频选择引脚 #1，内部上拉电阻
4	S2	输入	扩频选择引脚 #2，内部上拉电阻
5	X1	输入	晶体连接，连接到基模晶体或时钟输入
6	X2	输出	晶体连接，连接到基模晶体或留空
7	PD	输入	低电平时关闭所有PLL并使输出呈三态，内部上拉电阻
8	OE	输入	控制输出使能，高电平使能输出，低电平禁用输出，内部上拉电阻
9	GND	电源	连接到数字地
10	IREF	输出	连接精密电阻到内部电流参考
11	CLKD	输出	可选100/200 MHz扩频差分互补输出时钟D
12	CLKD	输出	可选100/200 MHz扩频差分真实输出时钟D
13	CLKC	输出	可选100/200 MHz扩频差分互补输出时钟C
14	CLKC	输出	可选100/200 MHz扩频差分真实输出时钟C
15	VDDODA	电源	连接到 +3.3 V 模拟电源
16	GND	电源	连接到模拟地
17	CLKB	输出	可选100/200 MHz扩频差分互补输出时钟B
18	CLKB	输出	可选100/200 MHz扩频差分真实输出时钟B
19	CLKA	输出	可选100/200 MHz扩频差分互补输出时钟A
20	CLKA	输出	可选100/200 MHz扩频差分真实输出时钟A

扩频选择表

S2	S1	S0	扩频百分比	扩频类型	输出频率
0	0	0	-0.5	向下	100
0	0	1	-1.0	向下	100
0	1	0	-1.5	向下	100
0	1	1	无扩频	不适用	100
1	0	0	-0.5	向下	200
1	0	1	-1.0	向下	200
1	1	0	-1.5	向下	200
1	1	1	无扩频	不适用	200

应用信息

去耦电容

为了使IDT5V41066达到最佳性能，必须将其与系统电源噪声隔离。每个VDD和PCB接地平面之间应连接0.01µF的去耦电容。

PCB布局建议

• 每个0.01µF去耦电容应尽可能靠近VDD引脚安装在电路板的元件侧，去耦电容和VDD引脚之间不应使用过孔。
• PCB到VDD引脚的走线以及到接地过孔的走线应尽可能短。铁氧体磁珠和大容量去耦电容与器件的距离影响较小。
• 最佳布局是所有元件都在电路板的同一侧，尽量减少穿过其他信号层的过孔（铁氧体磁珠和大容量去耦电容可安装在背面）。其他信号走线应远离IDT5V41066。

外部组件

• 去耦电容：在VDD和GND对（1,9和15,16）之间应尽可能靠近器件连接0.01 μF的去耦电容。
• 晶体电容：从引脚X1到地和X2到地应连接晶体电容，以优化初始精度。晶体电容的值（以pf为单位）等于 ((C{L}-12)^{*} 2)，其中 (C{L}) 是晶体负载电容（以pf为单位）。
• 电流参考源 (R_{r}) (Iref)：如果电路板目标走线阻抗 ((Z)) 为50Ω，则 (Rr = 475 Omega) (1%)，提供2.32 mA的IREF，输出电流 ((IOH)) 等于6 * IREF。
• 负载电阻 (R_{L})：由于时钟输出是开源输出，每个时钟输出应连接50欧姆的外部接地电阻。

输出端接

IDT5V41066的PCI-Express差分时钟输出是开源驱动器，需要外部串联电阻和接地电阻。具体的电阻值和允许的位置在PCI-Express布局指南部分有详细说明。此外，该器件还可以配置为LVDS兼容电压电平。

电气特性

绝对最大额定值

项目	额定值
电源电压，VDD, VDDA	5.5 V
所有输入和输出	-0.5 V 到 VDD + 0.5 V
环境工作温度（商业）	0 到 +70°C
环境工作温度（工业）	-40 到 +85°C
存储温度	-65 到 +150°C
结温	125°C
焊接温度	260°C
ESD保护（输入）	2000 V min. (HBM)

DC电气特性

参数	符号	条件	最小值	典型值	最大值	单位
电源电压	V		3.135	3.3	3.465	V
输入高电压	VIH		2.2	VDD + 0.3	V
输入低电压	VIL		VSS - 0.3	0.8	V
输入泄漏电流	IIL	0 < Vin < VDD	-5	5	μA
工作电源电流	IDD	RS = 33Ω, RP = 50Ω, CL = 2 pF @100 MHz	115	125	mA
IDDOE	OE = Low	42	48	mA
IDDPD	无负载，PD = Low	350	500	μA
输入电容	CIN	输入引脚电容		7	pF
输出电容	COUT	输出引脚电容		6	pF
X1, X2电容	CINX			5	pF
引脚电感	LPIN			5	nH
输出阻抗	Zo	CLK输出		3.0	kΩ
上拉电阻	RPUP	OE, SEL, PD引脚		110	kΩ

AC电气特性 - CLKOUT (A:D)

参数	符号	条件	最小值	典型值	最大值	单位
输入频率			25			MHz
输出频率		HCSL端接	25		200	MHz
		LVDS端接	25		100	MHz
输出高电压	VOH	HCSL	850			mV
输出低电压	VOL	HCSL	-150			mV
交叉点电压		绝对	250		550	mV
		所有边沿变化			140	mV
抖动，周期到周期					100	ps
频率合成误差		所有输出	0			ppm
调制频率		扩频	30	32.9	33	kHz
上升时间	tOR	从0.175 V到0.525 V	175		700	ps
下降时间	tOF	从0.525 V到0.175 V	175		700	ps
上升/下降时间变化					125	ps
输出到输出偏差					50	ps
占空比			45		55	%
输出使能时间		所有输出	50		100	ns
输出禁用时间		所有输出	50		100	ns
稳定时间	tSTABLE	从电源上电VDD = 3.3 V	1.8			ms
扩频过渡时间	tSPREAD	扩频变化后的稳定时间	7		30	ms

电气特性 - 差分相位抖动

参数	符号	条件	最小值	典型值	最大值	单位	备注
抖动，相位	t jphasePLL	PCIe Gen1		30	86	ps (p-p)	1,2,3
t jphaseLO	PCIe Gen2, 10 kHz < f < 1.5 MHz		0.76	3	ps (RMS)	1,2,3
t jphaseHIGH	PCIe Gen2, 1.5 MHz < f < Nyquist (50 MHz)		2.0	3.1	ps (RMS)	1,2,3

热特性

参数	符号	条件	最小值	典型值	最大值	单位
热阻，结到环境	θJA	静止空气		93		°C/W
		1 m/s 气流		78		°C/W
		3 m/s 气流		65		°C/W
热阻，结到外壳	θJC			20		°C/W

订购信息

部件/订单编号	标记	运输包装	封装	温度范围
5V41066PGG	见第10页	管装	20引脚TSSOP	0 到 +70°C
5V41066PGG8	卷带包装	20引脚TSSOP	0 到 +70°C
5V41066PGGI	管装	20引脚TSSOP	-40 到 +85°C
5V41066PGGI8	卷带包装	20引脚TSSOP	-40 到 +85°C

总结

IDT5V41066作为一款高性能的PCIe Gen1/2时钟合成器，凭借其丰富的特性和出色的电气性能，为通信和嵌入式系统提供了可靠的时钟解决方案。在设计过程中，合理布局和选择外部组件对于发挥其最佳性能至关重要。希望通过本文的介绍，能帮助电子工程师更好地了解和应用这款产品。你在使用类似时钟合成器时遇到过哪些问题呢？欢迎在评论区分享你的经验。