高速PCB工程师必看：用仿真三步法，让铺铜从“隐患”变“保障”

23年PCBA一站式行业经验PCBA加工厂家今天为大家讲讲在高速PCB设计中，如何通过仿真工具验证铺铜对信号完整性的影响。在高速PCB设计中，铺铜(Plane)并非简单的“接地”或“铺满铜皮”，它本质上是信号回流路径和参考平面的核心组成部分。通过仿真工具验证其影响，是确保信号完整性(SI)的关键步骤。

高速PCB设计通过仿真工具验证铺铜对信号完整性的影响

一、 仿真前的模型准备：如何“画”出真实的铺铜

仿真结果的准确性，首先取决于你导入的模型是否真实反映了铺铜的物理特性。

关键设置项	正确做法（避免坑点）	错误做法（导致仿真失真）
铜皮类型	Dynamic Shape（动态铜皮）：仿真前必须Update to Smooth（更新光顺）。静态铜皮（Static）需检查是否与过孔/焊盘正确避让。	使用未更新的动态铜皮（存在dummy net或空洞），或忽略铜皮与过孔的短路/断路。
介质材料	明确指定Core（芯板）和Prepreg（PP片）的Dk（介电常数）和Df（损耗角正切）。铺铜的粗糙度（Surface Roughness）必须设置（如Huray模型）。	使用默认的“理想导体”（Perfect Conductor）或忽略粗糙度，这会导致插损（IL）仿真过于乐观。
叠层与厚度	精确设置每层铺铜的厚度（如1oz=35um）。注意：表层铺铜因蚀刻通常比内层薄，且因绿油覆盖需修正有效Dk。	所有层使用同一厚度，忽略制造工艺带来的厚度变化。
过孔反焊盘	必须保留。反焊盘（Anti-pad）是铺铜上的隔离孔，它的尺寸决定了过孔的寄生电容（C_via）。删除它等于将过孔直接短路到平面，仿真会完全错误。	为了“好看”或“DRC通过”而删除反焊盘，或在2D视图下误删。

操作提示：在Allegro中，使用Export -> IPC2581 或 Auto Export to Sigrity 通常比传统的.brd 文件能保留更完整的铺铜和材料信息。

二、 仿真验证的三大核心场景

铺铜对信号的影响主要体现在“回路”上。你需要针对以下三种场景分别设置仿真：

场景1：验证参考平面连续性(最致命的影响)

问题：信号线在换层时，如果第二层没有完整的铺铜(被分割或镂空)，回流路径会被迫绕远路，产生巨大的电感，引发阻抗突变和边沿振铃。

仿真方法：

提取拓扑：提取包含换层过孔的完整链路(Driver -> Via -> Receiver)。

TDR仿真：

工具：Sigrity TDR/TDT, ADS TDR。

观察点：在阻抗曲线上，重点关注过孔区域。良好的铺铜会显示平滑的阻抗曲线(如50Ω±10%)。若出现阻抗尖峰(如飙升至70-80Ω)或塌陷，说明反焊盘过大(电容小)或参考平面不连续(电感大)。

眼图仿真：

在平面不连续点，眼图会呈现明显的闭合(高度减小)或双线(重影，源于反射)。

场景2：验证电源噪声耦合(PDN阻抗)

问题：相邻层的信号线会通过铺铜之间的平板电容耦合电源噪声。同时，铺铜的谐振(谐振腔效应)会在特定频率点放大噪声。

仿真方法：

Power-Aware SI(如Sigrity PowerSI)：

在提取S参数时，勾选“Include Power/Ground Nets”。

对比“仅考虑GND”和“同时考虑Power/Gnd”两种模式下的S21(插损)和S11(回损)。在谐振频率点(如1GHz附近)，有电源噪声参与的仿真通常插损会恶化(凹陷更深)。

Z参数(阻抗)分析：

在电源分配网络(PDN)仿真中，查看VCC铺铜的Z11阻抗曲线。目标是在目标频段(如0-100MHz)保持低阻抗。如果铺铜距离过远或去耦电容不足，阻抗曲线会过早地“抬头”。

场景3：验证跨分割影响(Return Path)

问题：信号线跨越铺铜的分割间隙(如模拟地AGND和数字地DGND之间的裂缝)。

仿真方法：

场求解器(3D EM)：使用HFSS 3D Layout或CST。

建模时，刻意保留一条跨越分割的微带线。

结果：观察电场分布图(E-Field)。你会看到信号在跨分割点，电场线会“喷射”出来，绕很远的路才能找到回流点，而不是紧贴信号线下方。这直观证明了EMI辐射的增大。

量化指标：查看该情况下的差模转共模(Sdc21/Sdc11)参数，数值会显著恶化。

三、 关键仿真结果解读与判断标准

仿真类型	健康指标（Good）	危险指标（Bad，需修改铺铜）	修改铺铜的应对策略
TDR阻抗	过孔处阻抗波动 < ±10%（如45Ω-55Ω）。	过孔处阻抗 > +20% 或 < -30%（如>60Ω或<35Ω）。	1. 减小反焊盘（增加电容，压低阻抗）。 2. 在换层处附近添加GND过孔（Stitching Via）为回流提供捷径。
S参数（S21）	在奈奎斯特频率（0.5*Data Rate）处，插损 < -3dB。	在低频段（如100MHz）就出现深凹陷（Notch），或整体插损曲线严重下移。	1. 避免跨分割，确保参考平面完整。 2. 更换低Df的板材，或加粗线宽降低损耗。
眼图	眼高 > 阈值电压的20%，眼张 > UI的60%。	眼图完全闭合，或出现明显的“双眼皮”（双线）。	1. 修改铺铜形状：在敏感信号下方填充“禁布铜”的空白区域。 2. 调整叠层：将信号层夹在两个实心铺铜层之间（Stripline），避免表层微带线参考层太远。

四、 实用技巧与避坑指南

不要迷信“全板铺铜”：对于>10Gbps的信号，表层的随机碎铜(Floating Shape)会像天线一样耦合噪声。仿真时，如果表层有无关的孤岛铜皮，删除它们往往能改善眼图。

仿真边界(Boundary)设置：在3D EM工具中，如果铺铜是无限大的理想平面，结果会很好;但实际PCB尺寸有限，需将仿真边界设置为辐射边界(Radiation)或PML，以模拟边缘反射，这样结果更真实。

直流压降(DC Drop)：对于电源铺铜，别忘了运行DC仿真。薄的铺铜在远距离供电时，电压会掉到芯片工作电压以下，导致芯片失效。仿真会直接显示“红色”危险区域。

总结：铺铜仿真的核心逻辑是“让电子回家(回流)的路更顺畅”。通过TDR看阻抗连续性，通过S参数看频域谐振，通过3D场看路径分布。一旦仿真发现异常，优先修改的不是走线，而是调整铺铜的形状、叠层顺序和过孔间距。

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审核编辑 黄宇