利用Solido Design Environment准确预测SRAM晶圆良率-电子发烧友网

晶圆级 SRAM 实测数据表明：由存取干扰导致的位失效数量，与单纯基于本征器件波动的预测结果存在显著偏差。失效分析表明，SRAM 位单元 NFET 存在随机离散缺陷，导致阈值电压出现统计性负向偏移。本研究开发出新型良率建模方法，将随机离散缺陷注入 SRAM 良率预测。实践表明，基于Solido Design Environment (Solido DE) 的新型位失效预测方法与硅实测数据几乎完全吻合。

GlobalFoundries 推出的12nm技术在全球半导体市场上取得了显著的成功。该技术平台提供的一种流行产品是 SRAM（静态随机存取存储器）。该产品提供各种 SRAM 位单元，以满足不同的应用和功率/性能/密度规格。然而，对于更小的位单元足迹和更高性能的追求从未停歇。在一次开发高性能、高密度6T SRAM 位单元的项目中，用于技术开发的晶圆出现意外的良率下降。失效分析锁定“随机离散缺陷”为根本原因，该缺陷特异性地引发位单元中下拉晶体管（PD）与传输门（PG）的 NFET 阈值电压异常偏移。上拉晶体管 (PU) PFET 器件对此类随机缺陷具有完全免疫特性。缺陷的微观物理机制对本研究关注的电路级失效模式无显著影响，故不纳入本次失效模型构建。本文展示的新建模技术方法引入随机离散缺陷，利用 Solido Design Environment 的先进良率预测方法来准确预测晶圆良率，并与从功能测试中获得的硅片实测数据几乎完全吻合。

SRAM 失效分类

SRAM 失效主要分为两类：一类是硬失效，由不可逆结构性损伤引起且通常具有电压弱相关性；另一类是软失效，与本征随机掺杂涨落 (RDF)、全局工艺波动（如批次间、晶圆间及晶圆内变化）以及局部工艺波动（如器件失配）等因素相关。软失效通常具有电压强相关性，这意味着当我们增加电源电压时，位失效会逐渐消失并趋于零。常见的软失效是存取干扰失效或读取干扰失效，其中存储节点的数据在读取操作期间发生翻转。在读取周期中，首先将两条位线预充电到电源电压并激活字线过驱动（PG 器件的栅极）来读取存储在位单元中的数据。假设位单元的左节点存储 0（PD 导通、PU 关断），右节点存储 1（PD 关断、PU 导通）。在读取操作期间，位线通过由传输门和下拉管构成的分压器放电，并在共用节点处产生小电压幅值。如果传输门比下拉管导通能力强，这个电压值会高一些；如果下拉管导通能力强，上拉管导通能力弱，这个电压值就足以激活下拉管，并且存储在位单元中的数据发生翻转或干扰。通常，当 NFET 导通能力更强（阈值电压低于目标值）而 PFET 导通能力更弱（阈值电压高于目标值）时，SRAM 存储器受限于读取失效。

实测数据

本研究使用了三个批次，每个批次有两个晶圆，每个晶圆上大约有150个晶片，每个晶片上有一个 128Mb 的 SRAM 阵列。对晶圆进行了阈值电压的电性测试，随后进行功能良率测试，结果表明 NFET 的阈值电压控制良好，而 PFET 则相对较弱。所有晶圆都显示“读取失效受限”行为。

预测方法

当晶圆被判定为读取失效主导型缺陷分布时，我们就可以通过仅模拟读取失效或访问干扰失效来预测最低工作电压。本项研究搭建了 SPICE 仿真验证平台，用于模拟读失效。在验证平台中施加阈值电压 (Vt) 调整，以校准模型，使其与电性测试获得的 Vt 数据一致。电性测试同时获取局部及全局阈值电压的波动特性，验证平台亦据此对模型进行了相应校准。在 Solido Design Environment 软件中打开校准平台，并在多个电源电压 (Vdd) 下运行 High-Sigma Verifier，以确定电路在各电压工作点下的失效西格玛。使用行业标准泊松方程和阵列大小作为输入，将失效西格玛转换为失效数。将预测的失效数量与硅片实测数据中的失效数量进行对比绘图，并据此确定最小工作电压 Vmin，即每颗芯片平均失效数小于1所对应的电源电压 Vdd。在最初开展该预测时，所有三个晶圆批次的预测 Vmin 与实测值之间均存在超过 20mV 的显著偏差。尽管已知存在一种随机离散缺陷，会导致 NFET 导通能力更强并引发读干扰失效，但该缺陷的影响尚未量化，其对 Vmin 造成的具体退化程度也尚不清楚。

▲图 1：实测缺陷概率分布

随机离散缺陷分布

通过深入的数据挖掘、纳米探针分析及失效位元的系统研究，建立了该随机离散缺陷的概率分布模型。如图 1 所示，该缺陷对 NFET 阈值电压 (Vt) 的影响呈指数分布。然而，当缺陷引起的阈值电压 (Vt) 退化程度不足以使其偏离正常器件的正态分布范围时，便难以将受缺陷影响的器件与常规器件区分开来。因此，只有那些偏离均值超过 7 个标准差的极值统计样本可用于推导缺陷密度，并通过外推插值将曲线延伸至缺陷密度与正态分布尾端收敛相交的点。

在模型卡中注入缺陷参数

为在器件模型中反映该缺陷，需引入一个额外变量以降低 NFET 的阈值电压。本研究通过引入模型参数 dvtshift 来实现上述目的。本研究进一步采用内置的对数正态分布，并对其进行拟合、变量变换及取值限幅，最终构建出与实测所得指数型缺陷密度分布高度吻合的概率模型。

该方法采用以下步骤引入呈指数分布的缺陷：

1通过 agauss(x, y) 函数引入一个正态分布变量，其中 x 为均值，y 为绝对偏差。在统计软件（如 Excel、Mathcad 等）中，以对数正态分布的形式绘制该变量。

2调整参数 x 和 y，使该变量在分布图中呈现出与目标缺陷分布相近的斜率和位置。

3接下来，调整常数 c，将变量分布沿水平轴 (ΔVt) 平移，使其与缺陷分布重合。

4最后，在变量分布与本征器件分布相交处对其进行截断。

5经上述步骤，所得变量分布与目标缺陷分布高度吻合。接下来，可直接将该变量通过dvtshift 参数引入模型卡，以降低 NFET 的阈值电压 (Vt)。

有关说明，请参见图 2

▲图 2：施加 Vt 调整以注入常规器件模型

缺陷注入后的仿真失效计数

基于引入该缺陷的模型卡，在多个电压下重新仿真位单元的失效西格玛。将西格玛点转换为失效计数，并与硅片实测数据进行对比绘图，结果如图 3 所示。预测的 Vmin 与实测 Vmin 之间的偏差在所有三个晶圆批次下现在都变得更小 (<10mV)，这个偏差幅度对于 Vmin 预测来说是可以接受的。仿真得到的失效计数斜率也与硅片实测数据更加吻合。

▲图 3：引入和不引入离散缺陷的仿真失效计数与硅片实测数据失效计数（3个批次）的对比

计算资源

生成每个西格玛数据点所需的平均仿真次数增加了42%。此现象符合预期，因为模型卡中引入了一个呈指数分布变化的参数，为捕捉在读干扰仿真中失效的极值统计样本，必须运行更多仿真。得益于AI技术的应用，High-Sigma Verifier 本身并未需要成比例地增加计算资源或运行时间。相反，在工具实例数量不变的情况下，每个西格玛数据点的平均计算时间仅增加了 14%。鉴于所获得的精度提升和更可靠的预测结果，这一额外开销是完全可接受的。

在 Solido Design Environment中启用人工智能

Solido High-Sigma Verifier 采用人工智能技术，在确保与暴力蒙特卡洛仿真精度一致的前提下，将工艺波动感知的高西格玛验证效率提升数个数量级。该技术使用户能够在远短于暴力蒙特卡洛仿真方法的运行时间内，完成 3σ、4σ、5σ、6σ 及更高西格玛的验证，并提供可验证的 SPICE 精度结果。High-Sigma Verifier 输出快照如下图 4 所示。